LONDON (IT BOLTWISE) – Während Artemis II erstmals seit Jahrzehnten wieder Astronauten über den niedrigen Erdorbit hinaus brachte, bleibt der eigentliche Erfolgsfaktor unsichtbar: die Mikroelektronik, die auch unter Strahlung, Vakuumstress und extremen Temperaturwechseln zuverlässig arbeitet. Der Beitrag ordnet ein, warum klassische Consumer-Chips dafür nicht taugen und wie Design- und Prozesshärtung (RHBD/RHBP) die Ausfallwahrscheinlichkeit über lange Missionsdauern senken sollen. Außerdem beleuchtet er, wie Trusted-Foundry-Prozesse, globale Fertigungsstandorte und Partnerschaften mit Industrieakteuren das Risiko im Programm senken können.

Artemis II hat gezeigt, dass moderne Raumfahrt nicht nur Trägerraketen und Lebenserhaltungssysteme braucht, sondern vor allem Elektronik, die unter Bedingungen funktioniert, die auf der Erde eher als Grenzfall gelten. Schon der Start setzt die Hardware einem Mix aus thermischen Schocks, mechanischen Belastungen und einem Strahlungsumfeld aus, das viele irdische Designs nie adressiert haben. Hinzu kommt: Nach dem Start gibt es keine Wartung, kein Austausch und oft auch keine vollständige Diagnose. Genau daraus ergibt sich eine zweite, ebenso harte Anforderung an Chips: Sie müssen nicht nur schnell sein, sondern vorhersagbar robust.
Im Alltag erscheinen diese Anforderungen widersprüchlich, weil die Unterhaltungselektronik stark auf Kosten, kurze Designzyklen und eine hohe Stückzahloptimierung ausgelegt ist. Raumfahrt dagegen ist geprägt von langen Lebensdauern, konservativen Sicherheitsannahmen und einer Systemarchitektur, die Ausfälle als integralen Teil der Risikoanalyse behandelt. Strahlung kann dabei transienten Fehler verursachen, Materialien und Grenzschichten über die Zeit verändern oder Schaltungseigenschaften dauerhaft verschieben. Über viele Betriebsjahre kumuliert sich dieser Effekt, bis eine zuvor tolerierbare Degradation plötzlich die Zuverlässigkeit einer Funkverbindung, Navigation oder Sensorik gefährdet.
Die zentrale technische Antwort ist eine andere Philosophie beim Halbleiterdesign: Strahlungshärtung muss in den Chip selbst „eingebacken“ werden, statt sich allein auf Abschirmung zu verlassen. Der Beitrag verortet diese Strategie in zwei Richtungen, die in der Industrie häufig als radiation-hardened-by-design (RHBD) und radiation-hardened-by-process (RHBP) beschrieben werden. RHBD bedeutet, dass man bei Architektur und Layout gezielt Redundanz, robuste Fehlerkorrekturpfade und geeignete Platzierungs- sowie Signalstrategien wählt, um Strahlungsinduzierten Störungen während des Betriebs entgegenzuwirken. Dadurch sollen Fehler abfangbar bleiben, bevor sie sich systemisch fortpflanzen.
RHBP ergänzt RHBD, indem es die Fertigung selbst optimiert: Durch Anpassungen bei Dotierungsimplantaten oder Substratengineering will man Prozessparameter so beeinflussen, dass Kennzahlen wie Total Ionizing Dose (TID) und Single Event Effects (SEE) günstiger ausfallen. Historisch wurden viele Strahlungsprobleme zunächst über besondere Materialien und dickere Abschirmungen gelöst; das war jedoch teuer, masseintensiv und brachte Nebenwirkungen mit. Mit moderneren FinFET- und SOI-Varianten rückt hingegen die Verbindung aus Architektur und Prozessprofil in den Mittelpunkt. Für Systeme in unterschiedlichen Bahnen – vom LEO bis zu geosynchronen Orbits oder tiefen Raumsonden – ist diese Kombination relevant, weil die Belastung nicht identisch ist und die Prioritäten bei Leistung, Leistungsspanne und Energieverbrauch variieren.
Mindestens ebenso wichtig ist die Sicherheits- und Vertrauenskomponente, die in der Raumfahrt häufig erst dann sichtbar wird, wenn sie fehlt. In Anwendungen der Luft- und Raumfahrt sowie der Verteidigung sind Chips häufig in Kommunikationsinfrastrukturen oder nationalen Sicherheitsassets eingebettet, wo Manipulationen nicht nur technische, sondern auch geopolitische Risiken darstellen. Deshalb wird die Fertigung in trusted Umgebungen und mit zertifizierten Lieferkettenprozessen als nicht verhandelbar beschrieben. Der Beitrag verweist dabei auf eine Trusted-Foundry-Rolle und Common-Criteria-Zertifizierungen, die Transparenz, Überwachung und Compliance über den Produktionsprozess hinweg adressieren sollen – eine Voraussetzung, um Intellectual Property zu schützen und die Integrität bis zum Einsatz sicherzustellen.
Auf der Marktebene wird deutlich, dass Space-Grade-Chips nicht in einem einzelnen Werk und nicht als Einzellösung entstehen. GlobalFoundries beschreibt stattdessen eine globale Fertigungsbasis, die mission-spezifische Wafertechnologien für unterschiedliche Anforderungen an Performance, RF-Integration und energieeffiziente Plattformen bereitstellen soll. Konkret werden mehrere Standorte genannt: In den USA etwa Malta, New York mit Aktivitäten rund um FD-SOI, 45SOI und FinFET sowie eine FinFET-RHBP-Technologie unter Einbindung von Vorago HARDSIL, um TID- und SEE-Kennwerte zu verbessern. Burlington, Vermont wird mit GaN- und Hochspannungs-GaN-on-Silicon-Ansätzen für Radar- und Satellitensysteme verknüpft, während Singapore und Dresden als Common-Criteria-orientierte Fertigungsstandorte auftreten.
Für die Wettbewerbsdynamik ist entscheidend, wie eng die Chip-Entwicklung mit Systemintegratoren verzahnt wird. Der Text nennt als relevante Referenzen etwa Northrop Grumman Space Systems und Vorago Technologies in Verbindung mit einer 12LP-FinFET-RHBP-Plattform, die Prozessverbesserungen mit dem Ziel beschreibt, die baseline elektrische Performance zu erhalten. Auch BAE Systems spielt eine Rolle: Die Ascent-Plattform soll dynamische Raumfahrtoperationen ermöglichen und dabei auf 12S0- und RH12 Storefronts basieren, die auf GF-45SOI und FinFET-Plattformen zurückgreifen. Aus Expertensicht zeigt diese Art von „Design-unterstützter“ Plattformisierung, dass Risikoreduktion häufig dort entsteht, wo wiederverwendbare IP und verlässliche Fertigungsvorgaben zusammenkommen – nicht dort, wo einzelne Teams isoliert experimentieren.
Der Ausblick bündelt die Stoßrichtung: Die Vision, irgendwann direkt „in der Umlaufbahn“ zu produzieren, bleibt zwar langfristig spannend, aber für die nächsten Missionen zählt vor allem die Resistenzfähigkeit der aktuellen Chips. Damit verschiebt sich die Differenzierung vom Produktionsort hin zur Frage, wie gut ein Bauteil gebaut ist, um Fehlermechanismen zu tolerieren oder sich im Betrieb davon zu erholen. Für Entwickler und Unternehmen heißt das: Bereits in der KI-gestützten Systemplanung und im Testdesign müssen Strahlungsmodelle, Einsatzprofile und Sicherheitsanforderungen eng gekoppelt werden, damit die Validation nicht erst im Feld beginnt. Gleichzeitig bietet die Plattform- und Ökosystemstrategie Chancen, Programmrisiken zu senken und die Time-to-Orbit von der Idee bis zum Betrieb zu verkürzen.
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