IBM NanoStack: 0,7-nm-Prozess mit gestapeltem CFET und NanoStack-Ansatz
ALBANY / LONDON (IT BOLTWISE) – IBM kĂĽndigt mit „NanoStack“ einen gestapelten CFET-Ansatz an und liefert als Kerngröße 666,6 Millionen Transistoren pro mm² im Vergleich zu seiner 2-nm-Technik. Das Konzept zielt darauf, ĂĽber eine gestaffelte sequenzielle CFET-Geometrie die effektive Gate-Breite zu erhöhen und gleichzeitig SRAM effizienter zu skalieren. FĂĽr die praktische Umsetzung spielt der Ăśbergang […]
TSMC treibt CFET-Technologie mit SRAM-Innovationen voran
TAIWAN / LONDON (IT BOLTWISE) – TSMC hat bedeutende Fortschritte in der CFET-Technologie erzielt, die das Potenzial hat, die Transistorendichte nahezu zu verdoppeln. Das Unternehmen präsentierte auf der IEDM-Messe die weltweit kleinsten SRAM-Zellen, die durch gestapelte Transistoren eine um 30 Prozent reduzierte Fläche aufweisen. Diese Innovationen könnten die Zukunft der Halbleiterfertigung maĂźgeblich beeinflussen. Die Halbleiterindustrie […]
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