LONDON (IT BOLTWISE) – Googles KI-Plattform „Icefish“ zielt offenbar auf eine neue TPU-Generation, deren Fertigung ab 2028 zwischen Samsung und TSMC aufgeteilt werden soll. Während TSMC die Rechenbasis in einem 1,4-Nanometer-Verfahren liefern soll, ist Samsung für den Memory-I/O-Die vorgesehen. Zusätzlich werden Gespräche über weitere Kapazitäten geführt, um die Lieferkette für mehrere Millionen Einheiten abzusichern. Für den Markt bedeutet das: Die Abhängigkeit von NVIDIA wird nicht nur diskutiert, sondern durch alternative Hardwarepfade praktisch unterlegt.

Googles Icefish-TPU10: Samsung und TSMC fertigen ab 2028
Googles Icefish-TPU10: Samsung und TSMC fertigen ab 2028 (Foto: IT BOLTWISE)
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Googles geplanter „Icefish“-Pfad für die TPU10 ist vor allem deshalb bemerkenswert, weil er das klassische Muster großer KI-Anbieter neu ausbalanciert: Nicht nur Architektur und Software-Stack stehen im Fokus, sondern auch die Fertigungstiefe entlang der gesamten Prozesskette. Branchenberichte deuten darauf hin, dass Samsung zentrale Bauteile gemeinsam mit TSMC fertigen soll, sobald die Massenproduktion 2028 startet. Damit verschiebt sich die strategische Abhängigkeit weg von einem einzelnen Foundry-Cluster hin zu einer Multi-Quelle-Planung, die in der Praxis Produktionsausfälle, Yield-Risiken und Lieferzeiten abfedern kann.

Technisch soll die Aufteilung der Chipproduktion nach dem vorliegenden Szenario relativ klar sein: TSMC übernimmt das Hauptrechenwerk im 1,4-Nanometer-Prozess, während Samsung für den sogenannten Memory-I/O-Die vorgesehen ist. Genau solche Schnittstellenkomponenten sind in KI-Beschleunigern häufig entscheidend, weil sie die Datenzufuhr, das Takt-/Signal-Layout und die Effizienz der Speicheranbindung maßgeblich prägen. Je nachdem, wie die Bandbreite zur GPU/TPU-Logik und die Latenz über mehrere Speicherkanäle gemanagt werden, kann sich die nutzbare Rechenleistung im Training oder Inferenzbetrieb deutlich unterscheiden.

Für die technische Umsetzung ist zudem die Speicherfamilie ein zentraler Hebel: Samsung liefert dem Bericht zufolge große Teile des High Bandwidth Memory (HBM) für die Vorgeneration „Ironwood“. Mit dem Übergang zu HBM4 noch in diesem Jahr wird die Zusammenarbeit offenbar tiefer verzahnt. Aus System-Engineering-Sicht ist das plausibel, weil HBM nicht nur „mehr Kapazität“ bedeutet, sondern auch neue elektrische Spezifikationen, Packaging-Anpassungen und Validierungszyklen erfordert. Im Vergleich zu einem rein integralen Designansatz kann eine Aufteilung über mehrere Fertiger jedoch zusätzliche Verifikationsaufwände bringen, lohnt sich aber oft durch bessere Auslastung und Kostenhebel.

Marktseitig rückt damit die Frage in den Vordergrund, wie realistisch eine Konkurrenz zu NVIDIA in der Praxis wird. Im Text wird behauptet, dass Googles eigene TPUs bei der Leistung mit dem NVIDIA H100 mithalten könnten und gleichzeitig rund 80 % niedrigere Betriebskosten anfallen sollen. Solche Aussagen sind zwar als Zielbild zu verstehen, aber sie zeigen die gewünschte Richtung: Nicht nur FLOPS zählen, sondern Energieeffizienz pro Inferenz- oder Trainingsjob sowie Skalierung über Rechenzentren hinweg. Experten analysieren, dass alternativen Beschleuniger-Stacks häufig zuerst in speziellen Workloads Fuß fassen, bevor sie in breiteren Unternehmenseinsätzen den Standard herausfordern.

Google verfolgt dem Bericht zufolge dabei auch eine Supply-Chain-Strategie, die nicht nur „eine neue Fertigungscharge“ meint. Für 2028 sollen parallel Gespräche mit Intel laufen, um bis zu drei Millionen TPUs fertigungstechnisch abzusichern; zudem soll MediaTek in die Entwicklung eingebunden sein. Das Muster erinnert an eine mehrjährige Kapazitätsplanung, wie sie in der Halbleiterindustrie bei Engpässen wiederholt zu beobachten war: Sobald ein Beschleuniger-Lieferkettenteil knapp wird, steigen Kosten, und der Markteintritt neuer Anbieter verlangsamt sich. Eine breite Aufstellung kann daher nicht nur Produktionsrisiken senken, sondern auch Preis- und Verfügbarkeitsdruck in der Verhandlungsphase erhöhen.

Historisch passt diese Bewegung in eine längere Entwicklung: Seit Jahren sind KI-Chips nicht mehr rein „Compute“-Produkte, sondern heterogene Systeme aus Rechenmatrizen, Speicheranbindung, Packaging und Interconnect. In den Anfangsphasen vieler AI-Accelerator-Programme dominierten zwar die Chip-Designteams, später wurde jedoch sichtbar, dass Yield, Wafer-Kosten und Packaging-Kapazitäten häufig den Takt vorgeben. Genau deshalb spielt die Foundry- und Packaging-Sparte von Samsung hier eine größere Rolle. Laut Bericht investiert Samsung bis 2026 deutlich in KI-Halbleiter, inklusive eines Chip-Verpackungswerks in Gwangju, um Ausbeute und Durchsatz weiter zu verbessern.

Für Unternehmen, die solche Plattformen in ihre Produkt- und Sicherheitsarchitekturen einbinden, entsteht daraus ein doppelter Nutzen: Zum einen erweitern sich Optionen beim Hardware-Einkauf, was Verhandlungsmacht und Ausfallsicherheit erhöht. Zum anderen müssen Betreiber jedoch neue Security- und Compliance-Fragen sauber beantworten, sobald sie alternative Beschleuniger-Stacks nutzen. Dazu zählen beispielsweise Supply-Chain-Härtung, das Rollenmodell für Zugriffe auf Trainings- und Inferenzdaten, sowie die Absicherung der Software-Pipeline bis zur Model-Deployment-Stufe. In der Praxis entscheidet oft weniger die reine Chip-Spezifikation als vielmehr, wie gut sich Treiber, Runtime, Monitoring und Key-Management in bestehende Enterprise-Workflows integrieren lassen.

Der nächste Entwicklungsschritt dürfte sich weniger in Schlagzeilen als in der Roadmap und den MLOps-Integrationen zeigen. Wenn HBM4 ankommt und die Fertigung 2028 hochläuft, werden sich Rechenzentrumsbetreiber fragen, welche Optimierungen für Speicher-Layout, Batch-Größen und Scheduler-Strategien nötig sind, um die versprochenen Effizienzvorteile zu realisieren. Gleichzeitig bleibt NVIDIA als Benchmark bestehen, weil Tooling, Ökosystem und Schulungsstand bei Teams oft bereits auf bestimmte Randbedingungen ausgerichtet sind. Für die Entwicklerseite bedeutet das: Übergangsstrategien wie Hybrid-Infrastrukturen, klare Abstraktionsschichten in der Runtime und eine robuste Performance-Regression-Strategie werden entscheidend, um Kosten- und Sicherheitsziele nachhaltig zu erreichen.


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