TAIWAN / LONDON (IT BOLTWISE) – Globalwafers will mit 12-Zoll-SiC-Epitaxiewafern (ca. 300 mm) die Kosten pro Chip in der Leistungselektronik senken und so Serienanläufe für Hochvolt-Anwendungen im Automotive und in der Industrie besser unterstützen. Entscheidend ist dabei nicht nur der größere Waferdurchmesser, sondern auch die Kontrolle von Defekten wie Mikrorissen und Basalplane-Fehlern, die bei größeren Scheiben besonders anspruchsvoll werden. Für Fab-Betreiber bedeutet das jedoch mehrere Jahre Migrationsaufwand: Handling, Masken und Prozessrezepte müssen an das neue Format angepasst werden. Die Konkurrenz aus dem Segment arbeitet parallel an eigenen Substrat- und Wafer-Roadmaps, wodurch sich der Timing- und Yield-Wettbewerb weiter zuspitzt.
Globalwafers setzt im Bereich der Leistungshalbleiter auf einen klaren nächsten Skalierungsschritt: Statt der bislang dominierenden 6-Zoll- und 8-Zoll-Formate will das Unternehmen 12-Zoll-SiC-Epitaxiewafer auf Basis von Siliziumkarbid (SiC) stärker in den Markt bringen. Technisch steckt dahinter eine Verschiebung weg von reinen „Wafer als Commodity“ hin zu einer breiteren Wertschöpfungskette rund um Epitaxie-Prozesse. Besonders relevant ist das für Anwendungen mit hohen Strömen und Spannungen, etwa Wechselrichter, On-Board-Charger und Industrieantriebe, die in der Serienfertigung auf planbare Ausbeute angewiesen sind. Genau hier verspricht der größere Durchmesser langfristig niedrigere Stückkosten, weil mehr Chips pro Wafer strukturiert werden können.
Der wichtigste Parameter ist dabei die Geometrie: „12 Zoll“ entspricht im SiC-Kontext einem Durchmesser von rund 300 Millimetern. Während 12-Zoll in anderen Halbleiterbereichen bereits etablierter Standard ist, ist die großformatige Epitaxie bei SiC deutlich komplexer, weil Materialspannungen, Defektbildung und die Gleichmäßigkeit der Schichtqualität mit der Fläche stärker ins Gewicht fallen. Globalwafers positioniert die Epitaxieschichten auf diesen Wafern als Basis für Bausteine wie MOSFETs, Dioden und spätere Module in Leistungswechselrichtern. Für Kunden wird daraus ein Einkaufs- und Entwicklungsprojekt, das Epitaxie-Qualität, Kristallorientierung und Prozessstabilität über mehrere Prozessschritte hinweg zusammendenkt.
Historisch zeigt der Blick auf frühere SiC-Eskalierungen, warum 12 Zoll kein „einfaches Upscaling“ ist. Schon bei 6 Zoll und später 8 Zoll war die entscheidende Hürde weniger die Verfügbarkeit von Substraten an sich, sondern die gleichmäßige Epitaxie und die Beherrschung von Defekten, die am Ende die Yield der gesamten Chipfertigung drücken. Im Markt wird SiC deshalb oft als Material betrachtet, das zwar hohe Durchbruchspannungen und geringe Schaltverluste ermöglicht, aber nur dann wirtschaftlich wird, wenn Defektdichte und Oberflächenqualität reproduzierbar im Zielprozess liegen. Branchenberichte verorten den aktuellen Investitionszyklus in der Erwartung, dass Wafer- und Epitaxie-Kapazitäten bis 2030 zweistellige Milliardenbeträge verschlingen werden, um Volumina vor allem im Automotive abzufedern.
Für die Marktpositionierung ist der Wettbewerb besonders spürbar. Globalwafers bewegt sich in einem Umfeld, in dem Anbieter wie Wolfspeed, STMicroelectronics und Rohm parallel Substratlinien und Fertigungskapazitäten weiterentwickeln. Wie Analysten in vergleichbaren Marktanalysen betonen, entscheidet in der SiC-Wertschöpfungskette nicht allein der Zugang zu Kapazität, sondern die „Kombination aus Yield, Lieferfähigkeit und Prozesskopplung“ an die Kundentools. Auf Anbieterseite bedeutet das: Wer die 12-Zoll-Generation schneller in den Kunden-Fabs in stabilen Prozessfenstern verankern kann, gewinnt nicht nur Bestellungen, sondern auch langfristige Entwicklungs- und Qualifizierungsverträge. Genau diese Qualifizierungsphase wird für viele Fab-Betreiber durch die Umstellung von 6/8 Zoll auf 12 Zoll zum zentralen Projektplan.
Der Migrationsaufwand bleibt dabei hoch und ist eher operativer Natur als Marketing. In Fertigungslinien müssen Handling-Systeme auf das größere Format abgestimmt werden; selbst das „Anfühlen“ im Handling ist anders, weil jede Bewegung mit Greifern und Vakuumhaltern extrem präzise sitzen muss, um die dünne Scheibe nicht zu beschädigen. Hinzu kommt, dass Maskensätze und Prozessrezepte neu ausgelegt werden müssen: Optik- und Lithografie-Parameter, Prozessfenster für Implantation oder Gate-Strukturen sowie die Auslegung von Epitaxie-Abscheideparametern werden neu validiert. Ein europäischer Komponentenhersteller beschreibt in solchen Übergangsphasen typischerweise die Zusammenarbeit mit Wafer-Lieferanten als eng getaktet, weil Defektanalytik und Prozessdaten zusammenlaufen müssen, bevor Volumenproduktion „grün“ geht.
Auf Systemebene ist die technische Kernidee simpel, aber anspruchsvoll umzusetzen: SiC bringt hohe Durchbruchspannungen, geringe Schaltverluste und eine gute Wärmeleitfähigkeit mit. In der Praxis heißt das, dass Bauteile bei höheren Temperaturen und bei effizienteren Schaltvorgängen betrieben werden können, was wiederum die Architektur von Inverter- und Ladekomponenten verändert. Epitaktische Schichten bilden dabei die aktive Zone für die späteren Leistungsträger. Für die 12-Zoll-Generation bedeutet das, dass nicht nur die Schicht selbst stimmen muss, sondern die gesamte Kette aus Defektunterdrückung, Oberflächenchemie und Grenzflächenqualität. Gerade bei größeren Scheiben steigt die Herausforderung, Spannungen im Material so zu managen, dass Mikrorisse und Basalplane-Defekte die Ausbeute nicht unverhältnismäßig drücken.
Aus Investorensicht ist das Produkt kein „Einzelhandelsartikel“, sondern ein Vorprodukt in der Chip- und Modulfertigung. Die wirtschaftliche Bedeutung ergibt sich daher aus Lieferverträgen, Auslastung der Kapazitäten und dem Tempo der Kundenqualifizierung. Globalwafers ist in Taiwan gelistet und spiegelt die Marktannahmen zum Ausbau sowohl des Silizium- als auch des SiC-Geschäfts wider. Gleichzeitig sollten Anleger beachten, dass die Bewertung stark davon abhängt, wie schnell sich die 12-Zoll-Generation in der Praxis durchsetzt: Entscheidend sind hier weniger kurzfristige Aussagen, sondern robuste Trends bei Ausbeute, Kundenramp und die Fähigkeit, Lieferfähigkeit über mehrere Quartale hinweg zu sichern. Genau an diesem Punkt wird der Wettbewerb zum Yield-Wettbewerb.
Für die Zukunft zeichnet sich ab, dass 12 Zoll nicht nur eine neue Produktgröße, sondern ein neues Betriebsmodell in der Lieferkette schafft. Unternehmen, die Leistungselektronik entwickeln, müssen ihre Tools für Design, Fertigungsprozess und Test zunehmend „waferformatspezifisch“ ausrichten, während Waferhersteller parallel an stabilem Schichtwachstum und Defektkontrolle arbeiten. Zudem rückt Regulierungs- und Compliance-Themen stärker in den Fokus: Auch wenn in der Halbleiterproduktion keine neuen Verbote eingeführt werden, steigen Anforderungen an Datensicherheit, Exportkontrollen und dokumentierte Qualitätsnachweise in internationalen Lieferketten. Für Entwickler und Fertigungsbetriebe heißt das: Wer früh in die Qualifizierung investiert, schafft nicht nur Kostenvorteile, sondern auch bessere Resilienz gegenüber Markt- und Lieferkettenrisiken. Der nächste Engpass wird dann wahrscheinlich weniger das Material sein, sondern die Skalierung von Yield und Prozessstabilität bis in die Serienabnahme.
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