SANTA CLARA / LONDON (IT BOLTWISE) – Intel soll einem Startup ohne öffentliches Produkt den RTL-Code eines Atom-Prozessorkerns überlassen haben. Zwei Monate nach ersten Hinweisen in der Linux-Kernel-Mailingliste taucht dort zudem eine deutlich vergrößerte AMX-Einheit auf, die auf 32 Tiles hinauslaufen könnte. Die Zahlen passen technisch zu einem wesentlich größeren AMX-Registerbedarf als bei Intel-Implementierungen in Xeon. Unklar bleibt, ob und wie eng die Kernel-Beschreibung mit dem angeblichen Atom-RTL-Transfer zusammenhängt.
Dass Intel einem fremden Unternehmen ohne sichtbares Produkt den Quellcode eines eigenen Prozessorkerns überlassen haben soll, wirkt auf den ersten Blick wie eine seltene Ausnahme in einer Branche, die IP normalerweise über Lizenzen, Cross-Lizenzmodelle oder kontrollierte Referenzdesigns kanalisiert. Laut Berichten, die auf öffentlich zugängliche Informationen und ein nicht näher benanntes Intel-Statement abstellen, erhielt ein Startup den RTL-Code (Register-Transfer-Level) eines „Atom“-Prozessorkerns – nicht nur eine Architekturlizenz. Der Unterschied ist entscheidend: Eine Architekturlizenz regelt typischerweise das Ausführen von x86-Befehlen, der RTL-Code beschreibt jedoch die konkrete Schaltungslogik. Genau darin liegt der Bruch mit dem, was viele Beobachter seit Jahren als Intels zurückhaltende Offenheit gegenüber Drittherstellern im x86-Kernbereich wahrnehmen.
Technisch betrachtet bekommt das Startup damit eine Vorlage, die sich nicht nur „anpassen“, sondern in größeren Teilen tatsächlich neu zusammensetzen lässt: Ein veränderter x86-Kern kann anschließend mit eigenen Beschleunigern, Cache- und Speichercontrollern kombiniert werden. Danach steht für das fertige SoC auch der übliche Weg über einen Chipfertiger offen. Für die wirtschaftliche Seite bedeutet das: Das Startup kann seinen Differenzierungshebel eher in Plattform- und Beschleunigerdesign statt ausschließlich in Software-Schnittstellen legen. Für das IP-Ökosystem ist das ebenfalls relevant, weil RTL-Fähigkeiten meist eine deutlich engere technische Integration erlauben als bloße Binary-Kompatibilität. Intel selbst hat eine offizielle Stellungnahme zu den Details nicht abgegeben, was die Plausibilitätskette offen hält.
Während der RTL-Transfer im Raum steht, lieferte die Linux-Kernel-Mailingliste einen zweiten, unabhängigen Datenpunkt. Dort wurde eine stark vergrößerte AMX-Einheit beschrieben, deren Absender nicht identifiziert wurde. Der x86-Datenbankbetreiber Christian Ludloff dokumentierte auf Basis dieser Angaben eine AMX-Implementierung, die nach seiner Darstellung in größerem Maßstab im Einsatz sein soll. Intel-typische AMX-Einheiten in Xeon nutzen bislang acht Tiles; in der diskutierten Variante wären es deutlich mehr. Relevant ist dabei nicht nur die „Skalierung“ als Schlagwort, sondern der Registerbedarf: Pro Tile sind bis zu 1 KiB Registerinhalt vorgesehen, wobei jedes Register die Konfiguration und die Datenpfade für Matrixoperationen abbildet. Bei 32 Tiles wächst der Registerinhalt je Hardware-Thread auf 32 KiB – und genau dieser Wert bestimmt in der Praxis mit, wie teuer Kontextwechsel werden.
Damit verschiebt sich die Bewertung: Viermal so viele Tile-Register machen nicht automatisch viermal so viel Rechenleistung, weil Tiles Speicherplatz für Matrizen bereitstellen und die eigentliche Multiplikation über die TMUL-Einheit erfolgt. Entscheidend ist aber, dass Software und Betriebssysteme beim Scheduling und beim Ein-/Auslagern von Thread-Kontexten sehr große Zustände sichern müssen. In der Diskussion taucht außerdem die TILECFG-Konfigurationsstruktur auf, die bei 64 Byte 16 Tiles „in der Struktur“ vorsieht, jedoch nur halb so viele tatsächlich adressiert, weil die Felder ohnehin anders befüllt werden. Eine 32-Tiles-Variante würde eine Verdopplung auf 128 Byte bedeuten und über EVEX-Adressierungslogik zusätzliche TMM-Registerbereiche erschließen. Wenn allerdings existierende Software hart auf eine feste TILECFG-Größe von 64 Byte ausgelegt ist, müsste sie im größeren Modus mit acht Tiles laufen – was erklärt, warum die praktische Unterstützung in der Softwarekette (Kernel, Runtime, Compiler) oft hinter der Hardwareidee herhinkt.
Die zeitliche Abfolge spricht wiederum gegen eine simple Korrelation zwischen beiden Vorgängen. Die erste öffentliche Spur zu relevanten x86-Strukturbereichen taucht laut Ludloff rund sieben Monate vor dem Zeitpunkt der Unternehmensregistrierung des genannten Startups auf. In der Vergangenheit wurden bereits CPUID- und MSR-Bereiche gemeldet, die seiner Darstellung nach bei einem Unternehmen außerhalb von Intel und AMD im Einsatz waren. Um die Rechnung zwischen „RTL-Code an ein Startup“ und „AMX-Beschreibung im Kernel“ aufgehen zu lassen, braucht es zusätzliche Annahmen: ein übergebenes internes Intel-Projekt, ein Vorgängerunternehmen oder eine sehr weite Interpretation von „großem Maßstab“, die auch Simulationen und FPGA-Aufbauten einschließen kann. Als Kandidaten für solche Zwischenstationen werden in der Fachdiskussion unter anderem weitere x86-nahe Player und auch Entwicklungswege großer Cloud-Anbieter genannt, aber der technische Einwand bleibt gleich: Zugriff auf Atom-RTL bedeutet nicht automatisch Zugriff auf AMX, weil Intels E-Cores keine eigene Matrix-Einheit tragen und AMX in den großen Xeon-Kernen verankert ist. Genau daraus folgt, dass die beschriebene AMX-Skala nicht zwingend aus dem gleichen IP-Paket stammt.
Für heutige Desktop-CPUs und damit für Spiele-PCs ändert sich kurzfristig nach Lage der Dinge wenig. AMX sei in diesem Kontext vor allem in Xeon-Umgebungen verortet, während weder Core-„Ultra“-Generationen noch AMDs aktuelle Consumer-/Mainstream-CPUs als Zielumfeld für diese Matrix-Features gelten. Interessanter wird daher die nächste Ebene der Plattformentwicklung: Intel und AMD haben in der x86-Welt bereits einen gemeinsamen Nachfolger skizziert, der unter dem Namen ACE („AI Compute Extensions“) geführt wird. Dass dafür erste Prozessoren frühestens ab 2028 erwartet werden, verschiebt die strategische Betrachtung: Es geht weniger um „wer jetzt AMX im Spiel nutzt“, sondern darum, wie x86 mittelfristig ein einheitlicheres Ziel für KI-nahe Beschleunigungspfade wird. Wenn Intel tatsächlich wiederkehrend Atom-Kerne an externe Teams weitergibt, könnte das neben Arm und RISC-V einen dritten Weg etablieren: maßgeschneiderte Serverchips mit dem Software-Ökosystem von x86 als Basis, aber mit stärker eigener Hardwareausprägung. Ob die Kernel-Beschreibungen später in konkreten Treibern und unter welchem Herstellernamen landen, dürfte die nächste belastbare Auskunft liefern.
Historisch lohnt sich auch der Blick auf Intel/Foundry-Entkopplungen: Bereits 2009 vereinbarten Intel und TSMC, Atom-Kerne auf TSMC-Prozesse zu portieren, damit dort SoC-Varianten entstehen konnten. Der aktuelle Fall geht in der Wahrnehmung vieler Beobachter aber deshalb weiter, weil nicht nur ein „fertigungsfähiges“ Layout oder ein standardisiertes Prozessporting im Vordergrund zu stehen scheint, sondern erstmals RTL-Code in Richtung eines fremden Unternehmens fließen soll. Ebenso bleibt die Frage, wie groß das AMX-Upgrade in der Realität tatsächlich ist: In der öffentlichen Diskussion reicht die Bandbreite von alten Bonnell-Designs über Tremont bis zu heutigen E-Cores wie Skymont. Ohne eine konkrete Mikroarchitektur bleibt das Spektrum breit – und die technische Landschaft zeigt dabei ein Muster: Selbst wenn CPUID- und MSR-Bereiche zu einer Architektur passen, verraten sie allein noch nicht, ob die Matrixregister tatsächlich in der diskutierten Dimension im gleichen System und unter denselben Kontextwechseln aktiv genutzt werden.
Auf einer technischen Vergleichsebene lässt sich der Registeraufwand gut einordnen. AVX-512 stellt 32 ZMM-Register mit jeweils 64 Byte bereit, das sind zusammen 2 KiB pro Thread. Eine Matrix-Einheit mit 32 Tiles käme dagegen rechnerisch auf das Sechzehnfache im Kontext der Sicherungsmenge, was den hohen Aufwand bei Kontextwechseln erklärt. Genau das macht die Diskussion nicht nur zu einer „AMX-Headline“, sondern zu einer Frage der Systemarchitektur: Scheduler-Design, Kernel-Context-Management, Compiler-Codegen und Laufzeitbibliotheken müssen zusammenpassen, damit eine größere AMX-Instanz nicht in Overhead erstickt. Für Entwickler und Unternehmen ist damit die Kernbotschaft klar: IP-Transfers und neue Instruction-Set-Features sind nur der Anfang; die wirkliche Marktreife entsteht erst, wenn die Softwarekette die neuen Registergrößen robust unterstützt.
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