LONDON (IT BOLTWISE) – Ein neuer Front-Die-Schnappschuss deutet darauf hin, dass Apples A20 Pro bei der GPU auf mehr Kerne setzt. Gleichzeitig soll die Chip-Packaging-Strategie von InFO_PoP zu WMCM wechseln, sodass Speicherbausteine nicht mehr gestapelt, sondern neben dem SoC platziert werden. Für die Datenanbindung wird dadurch ein breiterer Speicherbus von 96 Bit genannt. Offene Punkte bleiben bei Effizienz und bei den nicht näher etikettierten Blöcken wie Neural Engine oder ISP.
Der kommende „Surprise and Shine“-Termin am 9. September rückt eine Stelle besonders in den Fokus: Apples erstes 2-nm-iPhone-Chipset, das A20 Pro. Während sich die Branche vor allem auf Taktfrequenzen und Benchmarks stützt, zeigt ein Front-Die-Schnitt einen anderen Hebel für bessere Grafikleistung – nämlich die Auslegung der GPU-Kerne. Laut den sichtbaren Details soll der A20 Pro eine höhere GPU-Core-Anzahl mitbringen und damit stärker auf paralleles Rendering und anspruchsvollere Effekte zielen, ohne dass Apple die CPU-Strategie auf dem Kernlevel offenbar neu erfindet.
Die Packaging-Änderung ist dabei mindestens ebenso wichtig wie die GPU-Aufteilung. In vorherigen Einordnungen zum A20 Pro deutet sich bereits an, dass Apple weg von der älteren InFO_PoP-Lösung hin zu WMCM (Wafer-Level Multi-Chip Module) geht. Der entscheidende Punkt: Bei WMCM werden Speicherbausteine nicht auf dem SoC gestapelt, sondern seitlich neben das Chipsubstrat gelegt. Genau diese räumliche Neuverteilung soll laut den Angaben zu einem Speicherbus von 96 Bit führen – während gleichzeitig der Speicherstandard LPDDR5X erhalten bleibt.
Für die Praxis heißt das: Der A20 Pro soll mehr Speicherbandbreite erreichen, ohne direkt auf den „teureren“ nächsten Speicher-Generationssprung wechseln zu müssen. In SoC-Architekturen entscheidet die Kombination aus Speicherbusbreite, Speicher-Timings und dem internen Daten-Frontend darüber, wie gut große Shader-Workloads gefüttert werden. Eine breitere Anbindung ist vor allem dann relevant, wenn die GPU mehr parallele Einheiten nutzt oder wenn Bildverarbeitung und KI-gestützte Effekte im Hintergrund gleichzeitig laufen. Dass Apple dabei bei LPDDR5X bleibt, ist technologisch nachvollziehbar: Der Schritt auf LPDDR6 kann zusätzliche Plattformkosten und Validierungsaufwand bedeuten, während WMCM gezielt an der Paketzusammenführung ansetzt.
Auf der CPU-Seite bleibt der Leistungsbauplan hingegen offenbar stabil. Genannt wird eine Konfiguration aus zwei Performance- und vier Efficiency-Cores, wobei die Taktraten weiterhin nicht konkret beziffert werden. Besonders bemerkenswert ist die Aussage, dass Apple die Kernanzahl beibehält, um die Energieeffizienz nicht zu kompromittieren – ein Ansatz, der sich bei mobilen SoCs regelmäßig auszahlt, weil Software, Scheduler und thermische Budgets auf die Kernarchitektur zugeschnitten sind. Auch beim L2-Cache wird ein Vergleich gezogen: Die beiden Performance-Cores sollen jeweils 16MB L2 bereitstellen, also wie beim A19 Pro.
Unterschiede könnten sich laut den vorliegenden Informationen im Effizienzbereich ergeben. Für die Efficiency-Cores wird ein Anstieg des L2-Caches auf 8MB genannt, nachdem beim A19 Pro von 6MB die Rede war. Gerade diese Zwischengröße ist interessant, weil Effizienz-Cores häufig für Hintergrundaufgaben, UI-lastige Workloads und sporadische Systemdienste zuständig sind. Mehr Cache kann dort Latenzen senken und wiederholte Speicherzugriffe reduzieren – ohne dass die Chipfläche zwingend im gleichen Maß steigen muss wie bei zusätzlichen Hochleistungs-Executions-Einheiten. Gleichzeitig bleiben die wichtigsten „Core“-Blöcke außerhalb der CPU und GPU vorerst unbenannt: Die Neural Engine und der ISP (Image Signal Processor) sind in der Aufnahme nicht klar etikettiert, sodass sich der konkrete Funktionsumfang erst mit späteren Teardowns oder offiziellen Angaben präzisieren dürfte.
Für die Markt- und Entwicklerseite verschiebt sich damit der Schwerpunkt: Der A20 Pro wird nicht nur über Rohleistung diskutiert, sondern über die Systemwirkung aus Packaging, Speicheranbindung und Cache-Design. Wenn die GPU tatsächlich auf bis zu sieben Kerne ausgelegt ist, dann können Rendering-Engines und Grafik-APIs bei gleicher Leistungsaufnahme profitieren – sofern das Speicher- und Cache-Subsystem die Datenpfade nicht ausbremst. Gleichzeitig müssen Toolchains und Performance-Analysen in der Praxis prüfen, wie die neuen Speicherwege die Latenz und den Durchsatz bei realen Apps beeinflussen. Sobald die ersten A20-Pro-Benchmarks und Messungen zur Energieaufnahme vorliegen, dürfte sich außerdem zeigen, ob die WMCM-Strategie nur Bandbreite liefert oder ob sie auch im Alltag – beispielsweise bei Dauerlast in Foto- oder Videofunktionen – messbar zu besseren „Performance pro Watt“-Profilen führt.
Bis dahin bleibt die wichtigste Leitfrage offen: Wie stark korreliert der neue 96-Bit-Bus mit tatsächlichen FPS- und Frame-Renderzeiten in typischen GPU-lastigen Szenarien? Die Quelle der Informationen spricht ausdrücklich davon, dass sich zur Energieeffizienz noch keine belastbaren Aussagen treffen lassen. Genau das ist in der Chipbewertung häufig der Knackpunkt – mehr Busbreite und mehr GPU-Kerne können die Leistung erhöhen, aber der Effizienzgewinn hängt stark von Layout, Signalintegrität, VR-Design und Power-Management ab. Der 9. September liefert mit hoher Wahrscheinlichkeit die klarsten Hinweise, weil Apple dann nicht nur Spezifikationen nennt, sondern auch den Kontext für die Zielanwendungen im iPhone 18 Pro, iPhone 18 Pro Max und offenbar auch in der ersten iPhone-Fold-Generation herstellen kann.
Aus Sicht von Unternehmen, die Mobile-Geräte als Plattform für KI-gestützte Features betrachten, ist die Entwicklung besonders relevant, weil sich mit jeder Packaging-Generation auch die „Sweet Spots“ für Workloads verschieben. Anwendungen, die sowohl grafische Effekte als auch KI-gestützte Bildverarbeitung nutzen, profitieren häufig zuerst von höherer Speicherbandbreite und besserem Caching. Wenn Apple beim A20 Pro tatsächlich WMCM als Grundlage für den Speicherzugriff nutzt, dann sollten Entwickler ihre Profiling-Routinen anpassen und gezielt untersuchen, ob sich Bottlenecks stärker in Richtung GPU-Shader oder eher in Richtung Speicher-/IO-Pfade verlagern. Damit wird aus einer scheinbar „kleinen“ Veränderung im Chip-Layout ein Faktor, der direkt auf UX und Feature-Tempo durchschlägt.
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