LONDON (IT BOLTWISE) – Der chinesische Startup EVAS Intelligence hat rund 295 Millionen US-Dollar (Series C) eingesammelt, um seine RISC-V-basierte KI-Architektur in neue Cloud- und Beschleuniger-Services zu bringen. Im Zentrum steht die Epoch-Reihe mit einem Mix aus eingebetteten RISC-V-Kernen für Steuerung und spezialisierten Matrix- und Tensor-Engines für die eigentliche KI-Berechnung. Dazu kommt ein rack-skalierter SuperNode, der mehrere Beschleuniger per schnellem ELink-Interconnect und Flüssigkeitskühlung zu einem skalierbaren System bündeln soll. Entscheidend bleibt jedoch der Nachweis: EVAS muss Produktion, Benchmarks und Skalierung in großen Workloads noch belegen.
EVAS Intelligence will den Baustein „KI-Accelerator“ nicht als klassisches GPU-Duplikat anpacken, sondern als eigene Systemarchitektur, die sich bewusst auf den offenen Befehlssatz RISC-V stützt. Mit einer angekündigten Series-C-Finanzierung über nahezu RMB 2 Milliarden (ca. 295 Millionen US-Dollar) und einer Bewertung in der Größenordnung von RMB 15 Milliarden (ca. 2,21 Milliarden US-Dollar) verschiebt das Startup den Schwerpunkt von der reinen Chip-Entwicklung hin zu einem zusammenhängenden Stack aus Beschleuniger-Design, Interconnect und Software-Ökosystem. Für Unternehmen, die auf KI-Infrastruktur planen, ist dabei weniger der Betrag an sich relevant als die konkrete Aufteilung: EVAS kombiniert RISC-V für bestimmte Steuer- und Verwaltungsaufgaben mit spezialisierten Recheneinheiten für große Matrix- und Tensoroperationen.
Technisch betrachtet folgt die Epoch-Plattform einem Ansatz, der im Kern näher an dedizierten KI-Acceleratoren als an GPU-typischen, stark generalisierten Parallel-Layouts liegt. EVAS nutzt in der Epoch-Serie RISC-V sowie dessen Vector-Erweiterungen und ergänzt das Ganze um EVAMIND als domänenspezifische Architektur der fünften Generation. Die eingebetteten RISC-V-Kerne übernehmen dabei Aufgaben wie Datenbewegung, Scheduling und Memory-Management; die „harte“ Rechenarbeit soll dagegen von dedizierten Matrix- und Tensor-Engines erledigt werden. Das erinnert konzeptionell an das TPU-Prinzip, bei dem zwar allgemeine Systemfunktionen die Plattform orchestrieren, aber die größten Matrizentransformationen in spezialisierter Hardware ablaufen.
Beim Speicher- und Rechenprofil setzt EVAS ebenfalls auf Mechanismen, die für KI-Workloads im Betrieb häufig der Engpass sind. Epoch unterstützt laut Ankündigung block-quantisiertes FP8, wodurch sich Speicherbedarf und Bandbreite reduzieren lassen, ohne dass die Plattform vollständig auf den Vorteil von Quantisierung verzichtet. Zudem gibt EVAS an, dass die nächste Siliziumgeneration bereits „taped out“ ist und EXFP4- sowie MXFP4-Formate in Vier-Bit-Varianten unterstützt. Für die Praxis heißt das: Je feiner die Quantisierung, desto stärker werden Nutzen und Risiko näher zusammengerückt. Je nach Modelltyp, Trainings- oder Inferenzphase und Implementierungsdetails entscheidet sich, ob sich die theoretischen Effizienzgewinne in stabilen Latenzen und akzeptabler Modellqualität niederschlagen.
Spannend wird es besonders auf Systemebene, weil ein KI-Cluster selten nur aus einem einzelnen Chip besteht. EVAS beschreibt mit dem rack-skaligen „RISC-V AI SuperNode“ eine Architektur, die eine große Anzahl von Epoch-Accelerators zu einem Rechenknoten bündelt. Der SuperNode setzt auf EVAS’ ELink als Interconnect und kombiniert das laut Beschreibung mit einer „orthogonal backplane-free architecture“ sowie Flüssigkeitskühlung. Für das Scaling nennt EVAS 3,2 Tbps Interconnect-Bandbreite als single-chip interconnect bandwidth; einzelne SuperNodes sollen sich in symmetrischen Scale-ups so zusammenfügen lassen, dass zwischen 64 und 128 Epoch-Chips in einem Konfigurationsrahmen möglich sind. In der längerfristigen Perspektive werden Cluster mit mehr als 100.000 Accelerator-Karten in Aussicht gestellt – allerdings sind genau diese Zahlen in der Praxis nur so gut wie Fertigung, Yield, Fehlerkorrektur, Thermik und die Software, die das Zusammenspiel im Betrieb stabil hält.
EVAS ergänzt die Hardware deshalb mit einem eigenen Software-Ökosystem, das die Lücke zwischen „beschleunigen können“ und „beschleunigte Modelle zuverlässig ausliefern“ schließen soll. Genannt werden EVACA als KernelFab AI-assisted operator engine sowie eine VISA-virtual-instruction-set-Architektur. Der zentrale Gedanke ist portierbare Operator-Entwicklung: Entwickler sollen Operatoren einfacher erstellen können, während die Software zwischen Hardwaregenerationen wiederverwendbar bleiben soll. Gleichzeitig bleiben entscheidende Unbekannte offen, die für die Bewertung durch IT- und Engineering-Teams direkt zählen: EVAS nennt keinen Fertigungsprozess für Epoch und liefert bislang keine unabhängigen Benchmark-Ergebnisse, etwa über MLPerf. Ohne diese Daten lassen sich Performance- und Effizienzbehauptungen nicht belastbar gegen etablierte KI-Accelerators einordnen; ebenso ist zu prüfen, ob die Plattform ihre Vorteile behält, wenn sehr viele Chips über längere Distanzen und unter realen Clusterbedingungen gekoppelt werden.
Damit verknüpft EVAS’ Strategie eine zweite Ebene: Sie wirkt wie ein Lehrbuchbeispiel dafür, warum RISC-V in der „Semiconductor Cat-and-Mouse“-Logik zwischen den USA und China eine Sonderrolle spielt. Die Beziehungen sind seit Jahren von Exportkontrollen und Restriktionen auf fortgeschrittene Halbleitertechnik geprägt, während chinesische Akteure parallel alternative inländische Hardware- und Ökosysteme aufbauen, um Abhängigkeiten von einzelnen Lieferketten zu verringern. RISC-V ist dabei weniger an proprietäre ISA-Lizenzen gebunden als viele etablierte Architekturansätze, was das Sperren eines konkreten Zugriffsmechanismus schwieriger macht. Zudem existiert rund um RISC-V ein internationaler Beitragspool aus Unternehmen, Hochschulen und Entwicklern, wodurch China nicht zwingend jedes Detail allein neu erfinden muss, um Systeme zu bauen.
Gleichwohl bleibt RISC-V nur ein Teil der Lieferkettenrealität. Selbst wenn die ISA nicht der harte Lizenzhebel ist, hängt der Erfolg eines KI-Accelerators weiterhin von Fertigungskapazitäten, EDA-Toolchains, Packaging-Technologie und Speicher- sowie Interconnect-Implementierungen ab. EVAS demonstriert dennoch, wie offene Architekturen die Anzahl der „Single Points of Failure“ innerhalb einer Plattformstrategie reduzieren können: Statt die komplette Kontrolle über das Rechenkonzept an eine einzelne proprietäre Architektur zu koppeln, kann das Startup RISC-V-Kerne für Steuerung und Logik nutzen und daneben eine stark spezialisierte EVAMIND-Schicht aufbauen. Für Beobachter verschiebt sich dadurch der Wettbewerb: Einschränkungen sollen Wachstum bremsen, erzeugen aber zugleich Anreize, Alternativen schneller zu realisieren – manchmal über Softwareersatz, manchmal über Hardware-Substitution und zunehmend über offene Architekturbausteine wie RISC-V.
Für die nächsten Schritte gilt deshalb: Die eigentliche Markteintrittsprüfung kommt weniger mit der Finanzierung als mit dem Betrieb in Produktion. EVAS wird nur dann zum relevanten Vergleichsmaßstab, wenn sich Epoch- und SuperNode-Systeme mit großen Workloads nachweisen lassen, inklusive skalierbarer Performance, sauberer Softwareunterstützung und stabiler Effizienz über Tausende von Beschleunigern hinweg. Gelingt das, könnte EVAS zu einem weiteren Beispiel werden, wie offene Standards helfen, Abhängigkeiten zu reduzieren, während gleichzeitig ein eigenständiger Halbleiter- und Softwarepfad aufgebaut wird. Scheitert es, bleibt Epoch zunächst ein vielversprechendes Architekturkonzept, das zwar technologisch nachvollziehbar ist, aber ohne Benchmarks und Produktionsnachweise den entscheidenden Vertrauensbeweis gegenüber Kunden noch nicht liefern kann.
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