LONDON (IT BOLTWISE) – AMD gewährt in einem technischen Deep Dive detaillierte Einblicke in die Zen-6-Architektur, die als Grundlage für kommende High-End-Desktop-Modelle gelten soll. Im Fokus stehen vor allem Verbesserungen bei der Integer-Auslastung, beim Floating-Point-Scheduling sowie beim Datenpfad im Backend. Besonders auffällig ist eine teils deutlich breitere Load/Store-Anbindung für SSE- und AVX2-Workloads. Offen bleibt dagegen, wie viel davon als „Ryzen X“ tatsächlich auf den Desktop durchschlägt und wann die Produktgeneration erscheint.
AMD lässt die Gerüchteküche um „Ryzen X“ zunächst weiter köcheln, liefert aber mit der vorgestellten Zen-6-Architektur etwas, das im CPU-Alltag oft wichtiger ist als jede reine Modellbezeichnung: konkretes Wissen darüber, wie Befehle intern über Pipeline-Abschnitte wandern. Der Deep Dive richtet sich zwar primär an die Epyc-Embedded-9000-Familie, doch die Kernaussage für potenzielle Desktop-Nachfolger ist klar. Zen 6 wird als Architekturpaket mit definierten Verbesserungen beschrieben, das in kommenden High-End-Designs wieder auftauchen soll – damit verschiebt sich die Diskussion weg von reinen Namensfragen hin zu Messpunkten, an denen sich Effizienz und Durchsatz später zeigen können.
Auf CCD-Ebene bleibt Zen 6 zunächst „bekannt“, aber nicht identisch: Es gibt zwei Ausprägungen für Epyc-Modelle. Für viele Kerne steht Zen 6c (Codename „Monarch“) mit platzoptimierten Core-Tiles im Vordergrund, während „Morpheus“ eher auf höhere Taktfrequenzen ausgelegt sein soll. Laut Architekturübersicht passen bei Zen 6c bis zu 32 Kerne in einen CCD – zusammen mit 128 MiB L3-Cache. Bei Morpheus sind es 12 Kerne, dazu entweder 4 MiB L3 je Kern oder insgesamt 48 MiB; das entspricht in der Cache-/Kerndimensionierung dem Niveau der vorherigen Generation. Für Top-Varianten kommt zusätzlich ein V-Cache-Stack ins Spiel, der bei den 12-Kern-Setups pro Kern 12 MiB bzw. 144 MiB gesamt adressiert; Zen 6c soll diesen Zusatzspeicher hingegen nicht erhalten.
Der „Frontend“-Teil, also Instruction-Cache, Sprungvorhersage und Befehlsdekodierung, soll sich dagegen eher konservativ entwickeln. AMD nennt hier keine fundamentalen Änderungen an den Eckdaten und betont, dass die großen Sprünge bereits zwischen Zen 4 und Zen 5 im Bereich der Mustererkennung und Teile der Sprungvorhersage umgesetzt worden seien. Unter der Oberfläche wird zwar an Details gearbeitet, etwa um die Fehlerquote bei spekulativen Pfaden zu verbessern, aber die Größenordnung bleibt bewusst offen. Praktisch bedeutet das: Wenn sich bei Zen 6 im Alltag spürbar etwas verändert, dann wahrscheinlich nicht primär, weil der Dekoder plötzlich „mehr schafft“, sondern weil im Zusammenspiel aus Planung, Ausführung und Datenwegen die Pipeline gleichmäßiger ausgelastet wird.
Genau dort setzt der Deep Dive besonders an. Im Integer-Bereich reduziert AMD die Wahrscheinlichkeit, dass Scheduler und Ausführungseinheiten in einseitigen Lastmustern gegeneinander laufen, indem es die Anzahl der „Ports“ für die Verarbeitung von Integer-Befehlen von 10 auf 12 erhöht. Dabei bleiben die Zahl der eigentlichen ALUs auf insgesamt 6, ebenso bleiben Branch-Einheiten und AGUs jeweils bei 3. Die Kernidee ist damit weniger „mehr Recheneinheiten“, sondern eine bessere Port-Organisation: Zwei kombinierte ALU+Branch-Einheiten werden in reine ALU- und reine Branch-Ports aufgeteilt. Dazu wird die Scheduler-Aufteilung angepasst – sechs Scheduler mit jeweils 24 Einträgen arbeiten nun so, dass eine gemeinsame Befehlswarteschlange für zwei Pipelines entsteht. Der Effekt soll sein, dass AMD im Extremfall die Scheduler stärker auf ALU-Aufgaben oder stärker auf AGU-/Branch-Aufgaben konzentrieren kann, statt bei Mischlasten durch getrenntes Scheduling früh zu verhaken. Zusätzlich steigt die Register-Kapazität von 240 auf 352, was mehr Daten in Griffweite bringt und die Zahl gleichzeitig „offener“ Tasks erhöhen kann.
Auch bei Floating Point und SIMD wird laut AMD nicht einfach „mehr AVX“ versprochen, sondern das Scheduling und der Datenpfad gezielt getunt. Nach dem Einstieg über Zen 5 und die 512-Bit-AVX-Einheiten bleibt die erste Wahrnehmung deshalb unspektakulär; entscheidend ist aber, dass AMD die Warteschlangenlängen pro Scheduler anpasst, sodass die Auslastung unter Lastspitzen gleichmäßiger wird. Parallel dazu wird das Backend-Load-Store-Design modernisiert: Zen 6 übernimmt den bereits bekannten Cache-Ansatz (L1D und L2 pro Kern), verbessert aber die vier Load-Store-Einheiten, die SIMD-Einheiten und Register verbinden. Der wichtigste Unterschied: In Ryzen 9000 bzw. Zen 5 konnte nicht jede der notwendigen Load-Pipelines die vollen 512-Bit-Formate ausnutzen; bei Zen 6 sollen die betreffenden Einheiten 256-Bit-tauglich sein, sodass vier SSE- oder AVX2-Loads pro Takt möglich werden. AVX-512 bleibt dagegen auf zwei pro Takt begrenzt, was AMD mit dem Datenpfad begründet, der „nur“ zweimal 512 Bit pro Takt verarbeitet.
Damit rückt eine Frage in den Vordergrund, die gerade für Spieler und Workstation-Nutzer praktisch ist: Welche Software-Realitäten treffen auf diese Architekturverbesserungen? Der Deep Dive legt nahe, dass AVX2 der sinnvolle Optimierungshebel bleibt, weil Unterstützung in der Breite vorhanden ist, während AVX-512 im Spielekontext ohnehin kaum Priorität besitzt und obendrein je nach Implementierung stark variiert. Zen 6 soll deshalb die „Rohleistung“ aus Ryzen 9000 auch für AVX2 nutzbar machen können – flankiert von verlängerten Load- und Store-Warteschlangen, die unabhängigere Aufträge länger im System halten. Das Ziel ist nicht nur ein höherer Peak pro Takt, sondern eine bessere Auslastung zwischen Caches und Registern, sodass Benchmarks sich weniger nach Power-Limits „verformen“. Für die reale Performance heißt das: Mehr Durchsatz gelingt dann am ehesten in Workloads, die genug unabhängige SIMD-Operationen und genügend Memory-Level-Parallelität mitbringen.
Auf Vernetzungsebene bestätigt AMD schließlich Details, die auch im Desktop relevant werden könnten, weil sie erklären, warum bestimmte Kernausweitungen in der Vergangenheit schwerer zu skalieren waren. Zen 6 bildet laut Beschreibung jeweils ein CCD-weites CCX, sodass alle Kerne eines CCD auf eine einheitliche L3-„Sicht“ zugreifen. Das soll den Software-Engpass entschärfen, der bis zurück zu Zen 2 durch die Aufteilung in zwei CCX-Cluster entstand: Sobald mehr Kerne gleichzeitig auf gemeinsame Daten zugreifen, leidet die Leistung. Interessant ist hier auch der Brückenschlag zu Zen 6c: Die „compact“-Variante soll laut Angaben trotz mehrerer physischer Cluster mit Reserve-Kern-Logik auch als 32-Kern-Konfiguration verkauft werden können. Für den Desktop bleibt dennoch eine offene Lücke, weil nicht nur CCD-Organisation zählt, sondern auch die Anbindung zwischen CCD und IOD: AMD beschreibt für Epyc einen deutlich breiteren SERDES-/GMI-Ansatz mit höheren Bitraten und mehr Kombinationsmöglichkeiten, während bei Ryzen 9000 aktuell eine eingeschränktere Link-Struktur genutzt wird. Welche dieser Breite im „Ryzen X“-Segment tatsächlich ankommt, hängt am Ende nicht nur von den CCDs ab, sondern vom IOD-Design – und genau daran dürfte die Überraschung liegen, sobald die Desktop-Generation erscheint.
Für die Einordnung heißt das: Zen 6 ist aus Sicht der Architektur weniger ein Sprung in völlig neue Funktionswelten als eine Sammlung konkreter Optimierungen, die vorhandene Einheiten effizienter auslasten sollen. Für Gamer ist der Deep Dive daher vor allem dann spannend, wenn die verbesserten Datenwege und Warteschlangen dazu führen, dass AVX2-Lasten unter realistischen Takt- und Power-Bedingungen stärker skalieren. Gleichzeitig betont der Text, dass reine Architekturvorteile in der Praxis durch Fertigung und Package-Limits „durchgerechnet“ werden müssen. In Summe wirkt Zen 6 wie eine Vorbereitung auf mehr Kerne pro CCX und einen breiteren SIMD-Datenfluss – die eigentliche Frage lautet aber, wann und wie AMD diese Bausteine für Desktop-CPUs so kombiniert, dass aus „mehr vom Gleichen“ echte, messbare Vorteile werden.
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