Huawei will 1, 4-Nanometer ohne EUV: Logicfolding ab 2031
SHENZHEN / LONDON (IT BOLTWISE) – Huawei will die EUV-abhängige Fertigungsschiene bei hochmodernen Chips verlassen und plant ab 1, 4 Nanometern eine neue Logicfolding-Architektur. Erste mobile Kirin-Prozessoren sollen bereits im Herbst 2026 mit dieser Logik starten, bis 2031 folgen dann Chips im 1, 4‑Nanometer-Bereich. Der Ansatz zielt darauf, mehr Transistorleistung und schnellere Datenpfade ohne den […]
Apple A20 Pro: Neues Packaging, Vapor Chamber und GAA fĂĽr mehr KĂĽhlung
CUPERTINO / LONDON (IT BOLTWISE) – Apple rĂĽstet die kommende iPhone-Generation offenbar mit einem neuartigen Packaging fĂĽr den A20 Pro aus, um die Thermik bei 2-nm-LeistungsschĂĽben im Griff zu behalten. Im Zentrum steht eine stärkere KĂĽhlarchitektur auf Vapor-Chamber-Basis, kombiniert mit Gate-All-Around (GAA) als Transistor-Weiterentwicklung. Der Effekt: weniger Hotspots, bessere Sustained-Performance bei rechenintensiven KI- und Gaming-Workloads. […]
Elon Musk kritisiert IBM-0,7-Nanometer-Label: Atome statt Process-Nodes
LONDON (IT BOLTWISE) – Elon Musk stellt die Chip-Namensgebung von IBM fĂĽr die „0,7-Nanometer“-Produktion infrage und fordert, dass Atome die Bezeichnungen bestimmen sollten. Hintergrund ist die Debatte, ob Nanometer-Labels wirklich die fĂĽr Transistoren relevante kritische Strukturbreite widerspiegeln oder inzwischen vor allem Marketing- und Roadmap-Logik sind. IBM argumentiert, dass 7 Angström mit der neuen Chipgeneration im […]
IBM kĂĽndigt Sub-1-nm-Chip an und baut KI-Computing-Stack aus
AROMNK / LONDON (IT BOLTWISE) – IBM-Aktien geraten nach der Vorstellung einer neuen Sub-1-nm-Chiptechnologie ins Wanken, während das Unternehmen parallel seine KI- und Security-Services ausrollt. Das neue Verfahren soll laut IBM fast 100 Milliarden Transistoren auf eine Chipfläche im Bereich „Fingernagelgröße“ packen. Gleichzeitig geht IBM mit OpenAI eine Partnerschaft ein, um KI-Funktionen in Security Operations […]
IBM NanoStack: 0,7-nm-Prozess mit gestapeltem CFET und NanoStack-Ansatz
ALBANY / LONDON (IT BOLTWISE) – IBM kĂĽndigt mit „NanoStack“ einen gestapelten CFET-Ansatz an und liefert als Kerngröße 666,6 Millionen Transistoren pro mm² im Vergleich zu seiner 2-nm-Technik. Das Konzept zielt darauf, ĂĽber eine gestaffelte sequenzielle CFET-Geometrie die effektive Gate-Breite zu erhöhen und gleichzeitig SRAM effizienter zu skalieren. FĂĽr die praktische Umsetzung spielt der Ăśbergang […]
IBM stellt Nanostack vor: 0,7-nm-„Sub-1“-Chiptechnologie in Reichweite
YORKTOWN HEIGHTS / LONDON (IT BOLTWISE) – IBM zeigt mit der „nanostack“ genannten 3D-Transistorarchitektur einen neuen Weg zu Chips im 0,7-nm-Bereich. Laut den angekĂĽndigten Resultaten soll die Technologie gegenĂĽber IBMs 2-nm-Knoten bis zu 50% mehr Leistung oder 70% bessere Energieeffizienz ermöglichen. Gleichzeitig deuten Experimente und VLSI-2026-Daten darauf hin, dass auch SRAM-Arrays profitieren können. Damit rĂĽckt […]
IBM kĂĽndigt Sub-1-nm-Chiptechnik an und treibt KI-Compute voran
ALBANY / LONDON (IT BOLTWISE) – IBM stellt eine neue Sub-1-nm-Chiptechnologie in Aussicht und verspricht deutlich mehr Transistor-Dichte. Während die Aktie zwischenzeitlich abgab, verweist das Unternehmen auf einen geplanten Produktionsstart in bis zu fĂĽnf Jahren. Zusätzlich flankiert IBM die KI-Offensive mit einer Partnerschaft fĂĽr einen sicheren KI-Anwendungsservice in der Security-Operations-Umgebung. Parallel baut der Konzern seine […]
IBM kĂĽndigt Sub-1-nm-Chiptechnologie an und treibt KI-Rechenleistung
ARMONK / LONDON (IT BOLTWISE) – IBM hebt den Takt im KI-Compute an: Das Unternehmen stellt eine Chiptechnologie mit angeblich sub-1-nm Fertigung in Aussicht und kombiniert sie mit einer Zielsetzung fĂĽr deutlich mehr Transistordichte. Die Aktie reagierte mit rund 2% Kursplus im Premarket. Neben dem Hardware-Fortschritt verweist IBM auch auf neue Anwendungsservices fĂĽr KI in […]
IBM kündigt 0,7-nm-Nanostack-Chip an – Aktie schwankt, Analysten loben
YORKTOWN HEIGHTS / LONDON (IT BOLTWISE) – IBM rĂĽckt mit einer neuen Chip-Architektur unterhalb der 1-Nanometer-Grenze in den Fokus, während die Aktie zum Wochenende erst zulegt und dann zeitweise wieder abgibt. Das Unternehmen präsentiert eine 0,7-Nanometer-Technologie mit einer dreidimensionalen „Nanostack“-Anordnung, die kĂĽnftig stark höhere Packungsdichte und Effizienz versprechen soll. Parallel liefern Analysten RĂĽckenwind, weil das […]
IBMs 0,7-nm-Nanostack setzt auf 3D-Transistoren: Chip- und Cyber-Impulse fĂĽr Anleger
YORKTOWN HEIGHTS / LONDON (IT BOLTWISE) – IBM stellt eine Chip-Technologie mit 0,7 Nanometern Strukturgröße vor und setzt dabei auf eine 3D-“Nanostack”-Architektur. Das Unternehmen verspricht kĂĽnftig bis zu 50% mehr Leistung oder 70% höhere Energieeffizienz gegenĂĽber der vorherigen Generation. Gleichzeitig treiben neue Kooperationen im Bereich Cybersicherheit die Umsetzung von virtuellem Patching auf Basis von Open-Source-Projekten […]
A22 Pro in 1,4 nm: Apple könnte schon 2028 auf Angstrom wechseln
CUPERTINO / TAIPEH / LONDON (IT BOLTWISE) – Branchenbeobachter diskutieren, ob Apple mit dem A22 Pro bereits 2028 auf einen 1,4-nm-SoC von TSMC umschaltet. Laut Mark Gurman könnte der Schritt zeitlich mit dem iPhone-20-Jubiläum zusammenfallen. Technisch stĂĽnde dabei ein dichteres Gate-All-Around-Layout im Fokus, das Effizienz und Rechenleistung gleichzeitig verbessern soll. FĂĽr Unternehmen wäre das relevant, […]
Monolithische 3D-Siliziumchips: Illinois erreicht 98–100 % Yield bei <200 °C Fertigung
URBANA-CHAMPAIGN / LONDON (IT BOLTWISE) – Ein Forschungsteam um die University of Illinois zeigt einen Weg, mehrere Schichten Silizium-Logik und Speicher ĂĽbereinander zu fertigen, ohne die thermischen Grenzen klassischer 3D-Ansätze zu reiĂźen. Der Prozess nutzt ultradĂĽnne Einkristall-Nanomembranen und kommt mit Bindetemperaturen von höchstens 200 °C aus. Besonders relevant: Die gemeldeten Device-Yields liegen bei 98–100 %, […]
Huawei stellt Tau-Skalierungsgesetz vor: Zeit statt Geometrie fĂĽr Chips
SHANGHAI / LONDON (IT BOLTWISE) – Huawei positioniert mit dem Tau-Skalierungsgesetz einen neuen Leitgedanken fĂĽr die Chip-Entwicklung: Statt weiterer geometrischer Schrumpfung soll eine Zeitskalierung Signalausbreitung und AusfĂĽhrungsdauer verkĂĽrzen. Im Vortrag skizziert das Unternehmen, wie LogicFolding und ein mehrstufiges Optimierungs-Framework Layouts, Siliziumdesign und Systemkommunikation gemeinsam verbessern können. Bis 2031 werden Transistordichten in Aussicht gestellt, die an […]
Apple im Fokus: Huawei kĂĽndigt 1,4-nm-Chip bis 2031 an
SHANGHAI / LONDON (IT BOLTWISE) – Huawei stellt eine 1,4-Nanometer-Chip-Roadmap bis 2031 in Aussicht und nennt mit „Tau Scaling Law“ sowie „LogicFolding“ Mechanismen fĂĽr höhere Transistordichte und bessere Energieeffizienz. Die AnkĂĽndigung trifft Apple in einer Phase, in der Rekordkennzahlen zwar Stabilität signalisieren, gleichzeitig aber Insider-Verkäufe und die Abhängigkeit vom China-Geschäft die Diskussion anheizen. Vor allem […]
TSMCs 2nm-Technologie: Ein Meilenstein fĂĽr die KI-Industrie
TAIWAN / LONDON (IT BOLTWISE) – Die Taiwan Semiconductor Manufacturing Company (TSMC) hat den Start der Massenproduktion ihrer 2nm-Fertigungstechnologie angekĂĽndigt. Diese Entwicklung verspricht erhebliche Fortschritte in der Leistung und Effizienz von KI-Chips und eröffnet neue Möglichkeiten fĂĽr europäische Investoren. Die Technologie basiert auf der innovativen Gate-All-Around-Transistorarchitektur, die eine höhere Transistordichte und Energieeffizienz ermöglicht. Die Taiwan […]
TSMC treibt CFET-Technologie mit SRAM-Innovationen voran
TAIWAN / LONDON (IT BOLTWISE) – TSMC hat bedeutende Fortschritte in der CFET-Technologie erzielt, die das Potenzial hat, die Transistorendichte nahezu zu verdoppeln. Das Unternehmen präsentierte auf der IEDM-Messe die weltweit kleinsten SRAM-Zellen, die durch gestapelte Transistoren eine um 30 Prozent reduzierte Fläche aufweisen. Diese Innovationen könnten die Zukunft der Halbleiterfertigung maĂźgeblich beeinflussen. Die Halbleiterindustrie […]
Die Bedeutung des Transistors fĂĽr die moderne Elektronik
NEW YORK / LONDON (IT BOLTWISE) – Die Erfindung des Transistors im Jahr 1947 durch die Bell Telephone Laboratories markierte einen Wendepunkt in der Elektronik. Diese bahnbrechende Entwicklung, die von John Bardeen, William Shockley und Walter Brattain vorangetrieben wurde, fĂĽhrte zur Ablösung der sperrigen Vakuumröhren und legte den Grundstein fĂĽr die moderne Halbleitertechnologie. Die Erfindung […]
TSMCs 2nm-Prozess: Hohe Nachfrage und schnelle Produktionssteigerung erwartet
TAIWAN / LONDON (IT BOLTWISE) – TSMC plant eine aggressive Produktionssteigerung fĂĽr seinen 2nm-Prozess, da die Nachfrage aus der Industrie die Erwartungen ĂĽbertrifft. Der neue Prozessknoten wird als kosteneffizienter und technologisch fortschrittlicher als der 3nm-Prozess angesehen, was zu einer breiten Akzeptanz bei fĂĽhrenden Technologiefirmen fĂĽhren könnte. Die Taiwan Semiconductor Manufacturing Company (TSMC) steht vor einer […]
Chinas neuer Transistor: Ein Meilenstein in der Chip-Entwicklung
PEKING / MĂśNCHEN (IT BOLTWISE) – Ein Team von Forschern der Peking-Universität hat einen bedeutenden Fortschritt in der globalen Chip-Entwicklung erzielt. Sie haben einen Transistor ohne Silizium entwickelt, der die Geschwindigkeit und Effizienz von Prozessoren erheblich verbessern könnte. Die jĂĽngste Entwicklung aus China könnte die Art und Weise, wie Mikroprozessoren gebaut werden, grundlegend verändern. Forscher […]
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