SHENZHEN / LONDON (IT BOLTWISE) – Huawei will die EUV-abhängige Fertigungsschiene bei hochmodernen Chips verlassen und plant ab 1, 4 Nanometern eine neue Logicfolding-Architektur. Erste mobile Kirin-Prozessoren sollen bereits im Herbst 2026 mit dieser Logik starten, bis 2031 folgen dann Chips im 1, 4‑Nanometer-Bereich. Der Ansatz zielt darauf, mehr Transistorleistung und schnellere Datenpfade ohne den klassischen EUV-Fertigungsweg zu erreichen. Ob das in der Massenproduktion auch gegen ASML-Standards und die gesamte Branchen-Roadmap durchhält, bleibt entscheidend.
Huawei verschiebt den Wettbewerb um modernste Chipfertigung spürbar: Statt sich ausschließlich an die klassische EUV-Lithografie-Kette zu klammern, kündigt das Unternehmen über einen neuen Fertigungsansatz namens Logicfolding an, ab 1, 4 Nanometern Chips herstellen zu lassen. Erste Signale sollen im Herbst 2026 kommen, wenn mobile Prozessoren mit Logicfolding-Technologie in den Kirin-Produktlinien starten. Bis 2031 will Huawei dann 1, 4‑Nanometer-Chips im Zusammenspiel mit Semiconductor Manufacturing International Corp. (SMIC) erreichen. Das ist technisch ambitioniert, weil die Branche EUV bislang als zwingende Voraussetzung für sehr kleine Strukturbreiten in der Serienfertigung betrachtet.
Der Kern der Idee liegt weniger in einem einzelnen Prozessschritt als in einer Architektur- und Datenpfad-Optimierung. Logicfolding soll laut der Darstellung die Chipleistung steigern, indem die Anzahl der Transistoren erhöht und gleichzeitig die Geschwindigkeit der Datenübertragung verbessert wird. In der Praxis bedeutet das: Wenn feinste Strukturen schwerer oder teurer herzustellen sind, kann eine höhere logische Dichte helfen, die Performance dennoch über Parallelität und effizientere Schalt- und Kommunikationswege zu erreichen. Historisch zeigt sich aber, dass solche Kompensationen schnell an Grenzen stoßen, sobald Kosten, Yield und thermische Effekte in der Fertigung dominieren.
Für den technischen Vergleich ist die klassische EUV-Rolle zentral. EUV-Lithografie nutzt extrem kurzwelliges Licht, um Muster mit hoher Genauigkeit auf Wafer zu übertragen. Dadurch wird es überhaupt erst plausibel, Chips unterhalb mehrerer Nanometer zuverlässig und wirtschaftlich im Volumen herzustellen. Marktteilnehmer verweisen deshalb seit Jahren darauf, dass ohne EUV die Prozessfenster enger werden und die Ausbeute (Yield) sinkt. Huawei setzt hier offenbar auf einen alternativen Weg, der die Abhängigkeit von EUV umgehen soll, statt die Ausrüstung 1: 1 zu ersetzen. Gleichzeitig bleibt offen, welche Teile der Fertigungskette konkret angepasst werden.
Dass Huawei SMIC als Fertigungspartner nennt, verschiebt zudem die geografische und industrielle Realitätsprüfung. SMIC verfolgt zwar ebenfalls Modernisierungspläne und hat in den vergangenen Jahren erhebliche Engineering-Ressourcen in Richtung fortgeschrittener Knoten investiert, aber der Abstand zu den globalen Spitzenstandards ist weiterhin Gegenstand von Marktbeobachtung. Im Vergleich zu dem, was TSMC seit der EUV-Welle systematisch aufgebaut hat, wäre Huaweis Ansatz eine Art „Performance-Offset“, der nicht nur die Photolithografie adressiert, sondern auch Fehlerbilder, Design-Rules und Verifikationsprozesse. Für Unternehmen ist entscheidend, ob ein solcher Ansatz in der Praxis reproduzierbar skaliert.
Aus Markt- und Wettbewerbssicht ist das Signal klar: Huawei versucht, die technologische Lücke zur westlich dominierten Tool- und Prozesslandschaft zu verringern, während die Lieferkette für Schlüsselkomponenten eng bleibt. Der Wettbewerbsdruck entsteht nicht nur durch Gegner wie TSMC, sondern auch durch die Systemrolle von ASML als Zulieferer für EUV-Maschinen. Wenn ein Akteur ohne EUV die gleichen oder bessere Ergebnisse erreichen könnte, hätte das Auswirkungen auf Planungen zu Kapazitäten, Produktzyklen und Margen in der gesamten Wertschöpfung. Branchenanalysten bewerten solche Vorstöße häufig als „wahrscheinlichkeitsgetrieben“: Selbst wenn einzelne Experimente funktionieren, entscheidet am Ende die Serienfertigung, nicht der Laboreffekt.
Ein weiterer Blickwinkel ist die Architekturseite: Logicfolding zielt nicht nur auf „mehr Transistoren“, sondern auch auf optimierte Datenübertragung. Das deutet auf eine stärkere Ausrichtung auf Interconnects, Speicheranbindung und eventuell auf neuartige Trade-offs zwischen Rechenleistung und Kommunikationslatenz hin. Gerade bei immer dichter werdenden Knoten werden Packaging, Timing-Variabilität und Signalintegrität zu Engpässen. Wer ohne EUV fertigt, muss typischerweise deutlich stärker über Design-Topologie, Layout-Strategien und Worst-Case-Optimierung arbeiten. In der Vergangenheit haben mehrere Ansätze aus der Branche gezeigt, dass „Design-for-Manufacturability“ (DFM) der Schlüssel ist, um Prozessunregelmäßigkeiten zu kaschieren.
Regulatorisch und sicherheitspolitisch bleibt die Thematik ebenfalls relevant. Hochmoderne Halbleiter sind nicht nur Technologiefragen, sondern auch Gegenstand von Exportkontrollen, Beschaffungsrisiken und Lieferkettenrestriktionen. Für Unternehmen, die Huaweis Chips einsetzen oder darauf aufbauen, entsteht damit eine zusätzliche Bewertungsebene: Welche Komponenten sind über mehrere Lieferanten abbildbar, wie robust ist das Ökosystem bei Tool- oder Firmware-Abhängigkeiten, und welche Datenschutz- bzw. Compliance-Anforderungen gelten in den jeweiligen Märkten? In kritischen Infrastrukturen gilt zudem: Je weniger transparent der Fertigungsweg, desto wichtiger werden Nachweise zu Zuverlässigkeit, Sicherheitsupdates und Produktionschargen.
Für das Ökosystem der Entwickler und Produktteams ist der Zeitplan ab Herbst 2026 und bis 2031 ein echter Taktgeber. Wenn frühe mobile Kirin-Generationen Logicfolding bereits in den Markt bringen, werden erste Erfahrungen zu Performance/Watt, thermischem Verhalten und Treiberkompatibilität gesammelt. Damit entscheidet sich früh, ob die Architektur kompensierend wirkt oder ob echte Fertigungsbeschränkungen dominieren. Sollte das Konzept funktionieren, könnten sich Entwickler von vorhandenen Optimierungsstrategien (z. B. Für Speicherhierarchien und Netzwerk-on-Chip) stärker anpassen müssen, um die neuen Datenpfade auszunutzen. Sollte es scheitern, wären die Lessons Learned dennoch wertvoll, etwa für DFM-Workflows und Validierungsautomatisierung.
Die wahrscheinlichste Entwicklungslinie ist, dass Huawei das Thema schrittweise „engineering-getrieben“ ausrollt: erst mit Performance-Zielen auf mobilen Chips, anschließend mit größeren Knotenoptionen Richtung 1, 4 Nanometer. Entscheidend wird dabei sein, wie stabil die Ausbeute ist, wie hoch die realen Kosten pro Wafer werden und ob die Design-Regeln dauerhaft eingehalten werden. In Zukunft könnte Logicfolding zudem als Wettbewerbskatalysator wirken: Wenn sich die Zahl der nicht-EUV-fähigen Alternativen erhöht, wächst der Druck auf das Tooling-Ökosystem, während gleichzeitig neue DFM-Methoden stärker priorisiert werden. Unterm Strich bleibt das ein Wetteinsatz auf Fertigungs- und Architekturkooperation – und die Serienproduktion wird den Ausschlag geben.
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