SEOUL / LONDON (IT BOLTWISE) – Samsung soll mit spezieller Packaging-Technik HBM-Speicher für Smartphones und Tablets vorbereiten, um On-Device-KI deutlich zu beschleunigen. Der Ansatz setzt auf HBM-kompatible DRAM-Stacks und eine FOWLP-Variante, die thermische Belastung und Signalverluste adressieren soll. Entscheidend sind dabei strukturelle Stabilität bei sehr kleinen Kupfer-Pillars sowie eine höhere Zahl an I/O-Terminals für mehr Bandbreite. Wann die Technologie wirklich in Seriengeräten landet, bleibt jedoch offen und hängt auch von den Kosten für Mobile-DRAM ab.
Dass High-Bandwidth-Memory (HBM) bisher vor allem in Rechenzentren und leistungsstarken Beschleunigern auftauchte, lag weniger an mangelndem Bedarf als an der praktischen Machbarkeit im mobilen Formfaktor. Im aktuellen Berichtsbild rückt nun Samsung in den Fokus: Ziel soll sein, HBM nicht nur als Server-Privileg zu behandeln, sondern in Smartphones und Tablets für KI-Workloads „on device“ einsetzbar zu machen. Für Unternehmen und Produktteams ist das deshalb spannend, weil Speicherbandbreite in modernen KI-Pipelines häufig zum Engpass wird – insbesondere bei lokalem Training, Inferenz mit mehreren Streams und anspruchsvollen Multimodal-Modellen.
Technisch geht es um die Frage, wie sich HBM-ähnliche DRAM-Strukturen in mobile Interconnects übersetzen lassen, ohne dabei Wärme und Platzbedarf aus dem Ruder laufen zu lassen. Der Bericht beschreibt, dass Samsung eine mobile-taugliche HBM-Variante anstrebt und dabei traditionelle Probleme mobiler DRAM-Implementierungen adressieren will: Übliche Mobile-DRAM-Ansätze stoßen laut Einordnung unter anderem an Grenzen bei der I/O-Schnittstelle. Wenn diese I/O-Bereiche relativ klein bleiben, entstehen Signalverluste, die Bandbreite und Effizienz begrenzen. Genau hier setzt die Idee an, HBM über ein komplexeres Packaging-Design in den mobilen Datenpfad zu integrieren.
Im Kern steht ein Packaging-Ansatz, der auf Fan-Out Wafer Level Packaging (FOWLP) und auf sehr fein ausgeführte Kupferstrukturen setzt. Anstelle klassischer Kupferdraht-Bondings sollen „ultra-high aspect ratio“ Kupferpfeiler den Datenweg stabilisieren und die Signalführung verbessern. FOWLP ist dabei kein Zufallsprodukt: In System-on-Chip-Umgebungen wird es genutzt, um thermische Eigenschaften zu stärken und die Leistungsfähigkeit über längere Laufzeiten zu erhöhen. Wenn diese Konzepte in Richtung HBM-Kompatibilität weitergedacht werden, könnte das den Unterschied ausmachen zwischen „KI läuft, aber nur kurz“ und „KI bleibt auch unter Dauerlast schnell“.
Damit HBM-Stacks in Smartphones überhaupt in die Architektur passen, braucht es außerdem eine robuste Speicherstapelung. Genannt wird eine Weiterentwicklung in Richtung Vertical Copper Post Stack (VCS): Dabei werden DRAM-Dies in einer „staircase“-Konfiguration übereinander angeordnet, während Lücken mit Kupferpfeilern gefüllt werden. Das soll die reale physische Skalierung erleichtern. Interessant ist zudem die beschriebene Skalierungsrichtung der Kupferpfeiler: Der Aspektbereich soll stark von einem niedrigen Verhältnis hin zu deutlich höheren Werten gesteigert worden sein. Das erhöht die potenzielle Bandbreite, birgt aber gleichzeitig mechanische Risiken, weil mit zunehmender Höhe oft der Querschnitt der Pfeiler schrumpft.
Hier kommt die zweite Engineering-Schicht ins Spiel: Wenn der Durchmesser der Kupferpfeiler unter eine kritische Größenordnung fällt, steigt die Wahrscheinlichkeit für Verformung oder sogar Bruch. Für mobile Fertigungsprozesse bedeutet das, dass Yield und Zuverlässigkeit schnell zum kostenbestimmenden Faktor werden können. FOWLP soll in diesem Zusammenhang die strukturelle Integrität verbessern, indem es die Kupferverdrahtung stärker nach außen verlagert. Zusätzlich erhöht die Methode die Zahl an I/O-Terminals, was in der Logik des Berichts zu einem weiteren Bandbreiten-Gewinn führt. Genau diese Kombination aus Mechanik, Layout und I/O-Skalierung ist entscheidend, denn bei On-Device-KI zählt nicht nur Peak-Throughput, sondern die nachhaltige Performance bei realen Temperatur- und Lastprofilen.
Aus Marktsicht ist der Zeitplan allerdings schwerer abzuschätzen. Als mögliche Einstiegspunkte werden Samsung-eigene SoCs wie ein Exynos-Generation-Sprung genannt, inklusive der Idee, dass ein SoC mit Inhouse-GPU als geeignete „First Platform“ dienen könnte. Das ist plausibel, weil Speicher- und Grafik-/AI-Zuweisung häufig gemeinsam designt werden müssen: Eine höhere Bandbreite bringt nur dann messbar etwas, wenn die SoC-Interconnects, DMA-Pfade und Speichercontroller die Bandbreite auch wirklich nutzen. In der Praxis entscheidet außerdem, ob Entwicklertools und Modellkompilierung die neuen Memory-Charakteristiken ausnutzen. Im Wettbewerb beobachten Analysten zudem, dass Apple und andere OEMs HBM-Interessen haben sollen, wobei die konkrete Lieferkette offen bleibt.
Für die Marktpositionierung ist der Wettbewerb deshalb mehrdimensional: Einerseits konkurrieren OEMs um effiziente KI-Ausführung auf kleiner Fläche, andererseits konkurrieren Speicherlieferketten um Kapazitäten und die langsamere, qualitätsgetriebene Industrialisierung neuer Packaging-Varianten. Huawei wird im Bericht als weiterer Interessent genannt, während gleichzeitig die Wahrscheinlichkeit sinkt, dass ein einzelner Hersteller ohne strategische Gründe in fremde OEM-Lieferketten „einfach“ hineinspringt. Für Unternehmen heißt das: Selbst wenn die Technik technisch reift, wird die Verfügbarkeit wahrscheinlich zuerst in den eigenen SoC-Ökosystemen und bei besonders leistungsorientierten Geräten ankommen. Vergleichbar ist das Vorgehen auch in anderen Halbleitersegmenten, wo Speicher- und Packaging-Innovationen zunächst mit High-End-Plattformen „burn-in“ und Validierung durchlaufen.
Ein zusätzlicher Dämpfer ist der Preis: Mobile DRAM gilt seit längerem als kostentreibend, und selbst wenn HBM-gestützte Pakete technisch möglich sind, bleibt der finanzielle Hebel entscheidend. Branchenexperten argumentieren dazu häufig, dass Hersteller zunächst abwarten, bis die Kostenstruktur stabiler wird, weil Speicher-Upgrades direkt in Bill-of-Materials und damit in die Endkalkulation wirken. Wenn RAM für mehrere Quartale oder Jahre „hoch“ bleibt, verschieben sich KI-Verbesserungen eher auf Chip-Optimierungen, effiziente Modellkompression und strategische Nutzung von Storage statt auf radikale Speicherbandbreiten-Sprünge. Dennoch kann die Packaging-Reife allein schon Wettbewerbsvorteile bringen, weil Toolchains, Controller und Design-Regeln später schneller „hochgezogen“ werden können.
Blick nach vorn: Wenn Samsung die beschriebenen Packaging- und VCS/FOWLP-Ansätze in Serienreife überführt, könnte das On-Device-KI in eine neue Leistungsdimension bringen – vor allem bei Szenarien mit wechselnden KI-Datenflüssen, bei denen Bandbreite und Speicherzugriffs-Taktung dominieren. Entwicklerteams profitieren dabei indirekt: Neue Speicherprofile eröffnen die Möglichkeit, Inferenz-Pipelines, Prefetching-Strategien und Speicherpuffer im Runtime-Stack besser zu parametrieren. Gleichzeitig steigt die Bedeutung von Security und Datenschutz, weil „mehr KI lokal“ zwar weniger Cloud-Transporte erfordert, aber auch neue Angriffsflächen schafft – etwa über Speicherinhalte, Side-Channel-Risiken oder die sichere Verwaltung von Modell- und Prompt-Daten. Letztlich entscheidet die Kombination aus technischer Machbarkeit, Kostenpfad und regulatorischer Sicherheitsarchitektur darüber, ob HBM im Smartphone-Markt zur breiten Realität wird oder zunächst ein Premium-Feature bleibt.
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