SANTA CLARA / LONDON (IT BOLTWISE) – Intel arbeitet an einer doppelseitigen Stromversorgung für die 1, 4-Nanometer-Generation 14A2 und adressiert damit zentrale Miniaturisierungsprobleme wie Spannungsabfälle. Das Konzept zielt darauf, den M0-Abstand auf nur 21 Nanometer zu drücken und die steigenden Widerstände feiner Leiterbahnen zu entschärfen. Für den Zeitplan nennt Intel ein Prozess-Design-Kit ab Oktober 2026 sowie Risikoproduktion 2028 und Massenfertigung ab 2029. Gleichzeitig läuft die 18A-Plattform in Richtung stabiler Ausbeute, während Kunden und Wettbewerber die Foundry-Kapazitäten genau beobachten.
Intel verschiebt die Aufmerksamkeit in der 1, 4-Nanometer-Entwicklung spürbar von reinen Strukturgrößen hin zu einem oft unterschätzten Engpass: der Energiezufuhr. Der Chip-Hersteller treibt für seine künftigen 14A2-Prozesse eine doppelseitige Stromversorgung voran, weil mit schrumpfenden Geometrien Spannungsabfälle und parasitäre Widerstände zunehmen. Genau diese Effekte können Taktfrequenzen begrenzen, Fehlanlauf-Raten erhöhen und im Worst Case die Ausbeute kosten. Für Unternehmen bedeutet das: Nicht nur Layout-Regeln entscheiden, sondern die Frage, wie stabil eine Stromschiene unter extrem engen Abständen bleibt.
Das Ziel ist konkret: Intel will im 14A2-Verfahren einen M0-Abstand von nur 21 Nanometern erreichen. Zum Vergleich nennt der Plan etwa 28 Nanometer im Standard-14A-Prozess. Je enger die Schaltkreise werden, desto relevanter wird der ohmsche Anteil in Leiterbahnen sowie die Verteilung von Induktivität und Kapazität. Eine einseitige Power-Delivery-Architektur wird dadurch zunehmend empfindlich gegenüber Lastwechseln und lokalen Droops. Intel setzt daher auf die Stromversorgung von beiden Wafer-Seiten. Der Ansatz ähnelt in der Wirkung einer verbesserten Impedanz-„Glättung“, nur dass die physische Implementierung bei so kleinen Abständen ein äußerst präzises Manufacturing- und Design-Ökosystem erfordert.
Auch beim Projektfahrplan zeigt Intel eine klare Taktung. Das Prozess-Design-Kit (PDK) für den 14A-Knoten soll bis Oktober 2026 in Version 0.9 vorliegen. Damit beginnt typischerweise die Phase, in der Design-Teams gemeinsam mit EDA-Toolchains Layout-Regeln, Timing-Modelle und Verifikationsgrenzen exakt auf den Fertigungsprozess mappen. Risikoproduktion für die 1, 4-Nanometer-Generation ist für 2028 vorgesehen, während die Massenfertigung 2029 anläuft. Produktionstechnisch nennt Intel zunächst die D1X-Anlage als Startpunkt; ab 2030 oder 2031 soll zusätzlich der Standort in Ohio für die 14A-Chips fertigen. Diese Verteilung ist industrieüblich, reduziert jedoch nicht automatisch Fertigungsrisiken, sondern verlagert sie in Test- und Ramp-Strategien.
Parallel dazu signalisiert Intel Fortschritte beim 18A-Prozess, der mit 1, 8 Nanometern als „Zwischenschritt“ in die gleiche Skalierungsrichtung führt. Berichten zufolge gelten zentrale Kinderkrankheiten als behoben: Schwankungen zwischen den Wafern seien adressiert, die Ausbeute stabil. In Fab 52 und D1X werden dabei bereits rund 30.000 Wafer pro Monat produziert. Wichtig ist, dass stabile Ausbeute nicht nur die Kosten senkt, sondern die Planbarkeit für Kunden verbessert, die ihre Produkt-Roadmaps an Foundry-Zyklen koppeln. Die leistungsoptimierte Variante 18A-P befindet sich bereits in der Risikoproduktion. Intels Erwartung für weitere Foundry-Aufträge im zweiten Halbjahr 2026 unterstreicht, dass der Markt nicht nur auf Forschung, sondern auf wiederholbare Fertigungsergebnisse reagiert.
Im Wettbewerb verschärft sich das Bild. TSMC und Samsung verfolgen ebenfalls eigene 1, 4-nm-Roadmaps: Samsung peilt 2027 für den SF2Z-Knoten an, TSMC will seinen A14-Prozess ab 2028 ausliefern. Intel positioniert sich dabei mit der doppelseitigen Stromversorgung als Differenzierungshebel, weil Energieintegrität in hochdichten Designs zunehmend über Frequenz- und Effizienzgewinne mitentscheiden kann. Bei der Packaging-Technologie will Intel zusätzlich Tempo machen: Die Kapazität für EMIB soll bis zum vierten Quartal 2026 auf 10.000 Wafer pro Monat steigen. Das ist relevant, weil High-Bandwidth-Interconnects zwischen Dies schnell zum limitierenden Faktor werden, wenn Chiplets und Beschleuniger wachsen. Branchenexperten ordnen den EMIB-Ausbau daher als „Enabler“ für schnellere Ramp-Ups ein, nicht als reines Zusatzfeature.
Marktseitig treiben konkrete mögliche Kundenansätze das Interesse an. Branchenbeobachter spekulieren, dass Apple Intels 18A-Technologie für seinen A20-Chip nutzen könnte, dabei als Zweitlieferant neben TSMC für bestimmte iPhone-18-Modelle. Auch Google soll Intels EMIB-T-Packaging für seine Tensor Processing Units (TPU) in Betracht ziehen. Solche Signale sind für die Foundry-Wettbewerbslogik typisch: Große Designhäuser diversifizieren Fertigung, um Lieferketten zu entkoppeln und Produktfreigaben abzusichern. Aus technischer Sicht ist die Vergleichbarkeit der Knoten jedoch nur begrenzt gegeben; Cloud-nahe „Benchmarks“ erklären nicht, wie gut Power-Delivery in realen Lastprofilen funktioniert oder wie Packaging-Integration Yield und Thermik beeinflusst. Genau hier entscheidet sich, wer Investitionen in die nächste Plattform wirklich in Performance und Stückkosten übersetzen kann.
Für die nächsten Iterationen ist absehbar, dass Intel nicht bei der Prozessnummer stehenbleibt. Im Desktop-Segment plant der Hersteller Nova-Lake-S-Prozessoren, die bis zu 22 Kerne sowie 108 Megabyte Cache bieten sollen. Der neue LGA-1954-Sockel ist zudem auf spätere Konfigurationen bis zu 52 Kernen ausgelegt. Diese Detailtiefe ist mehr als Marketing: Große Cache-Dimensionen erhöhen zwar die Systemeffizienz, stellen aber auch höhere Anforderungen an Datenwege, Stromschwankungen und Package-Temperaturen. Ergänzend wird der Blick auf Fertigungs- und Energiearchitektur wahrscheinlicher, weil künftige Plattformen immer stärker an „Design-for-Manufacturing“ gekoppelt sind. Wer als Entwickler oder OEM darauf vorbereitet ist, kann schon früh im Zyklus auf PDK-Parameter, Timing-Modellierung und Validierungspipelines setzen.
Für Anleger und operative Entscheider ergibt sich daraus eine klare Zukunftsfrage: Kann Intel den Ramp so stabilisieren, dass doppelseitige Power-Delivery nicht nur im Labor funktioniert, sondern in der Serie reproduzierbar bleibt? In der Praxis hängt das an mehreren Variablen: Stromverteilung über Interconnects, Modellgenauigkeit im Timing, sowie an der Fähigkeit, Fertigungsabweichungen schnell in der Verifikation abzufangen. Regulatorisch und sicherheitsseitig wird das ebenfalls relevanter, weil moderne Chips zunehmend in sicherheitskritische Infrastrukturen wandern. Eine belastbare Stromversorgung unterstützt zwar primär Funktionalität und Stabilität, senkt aber indirekt das Risiko für Fehlerklassen, die sich später als Security-Schwachstellen in Randzuständen manifestieren könnten. Wer das Thema systematisch angeht, verknüpft daher Hardware-Validierung mit Software-seitigen Robustheitsanforderungen, etwa bei Authentifizierung und Schlüsselmanagement. Die 14A2- und 18A-Entwicklung wird damit zum Maßstab dafür, wie gut Foundries technische Fortschritte in vertraglich garantierbare Betriebssicherheit übersetzen können.
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