LONDON (IT BOLTWISE) – AMD stellt mit CDNA 5 eine neue Compute-GPU-Architektur für Rechenzentren vor und rückt dabei vor allem Latenz und Datenbewegung in den Mittelpunkt. Die Änderungen drehen sich um eine andere Cache-Strategie mit deutlich größerem L2, aber ohne Infinity-Cache. Zusätzlich sollen neue Work-Group-Prozessoren sowie ein Tensor Data Mover die Versorgung der Recheneinheiten beschleunigen. Entscheidend wird, ob der Architekturumbau den GPU-Wettlauf gegenüber Nvidias CUDA-Ökosystem auch im Alltag der KI-Workloads spürbar beeinflusst.
AMD adressiert mit CDNA 5 weniger den klassischen „mehr Rohleistung“-Reflex, sondern nimmt die Engpässe im KI-Training und bei serverseitigen Berechnungen systematisch auseinander. CDNA steht in der AMD-Terminologie weiterhin für Compute und baut auf der Linie auf, die sich von GCN über die ersten CDNA-Generationen bis hin zur aktuellen dritten Generation für große LLM-Trainings ausgerichtet hat. Während RDNA als „Spiel-Optimierungspfad“ bekannt wurde, versucht AMD bei CDNA 5 die Entkopplung zwischen Rechenwerken und Speicherhierarchie so zu gestalten, dass Daten nicht nur schneller ankommen, sondern auch weniger oft auf dem Weg zwischen VRAM, Caches und Tensor-relevanten Einheiten „hängen bleiben“.
Technisch betrachtet kommt dabei eine Reihe von Architekturentscheidungen zusammen, die sich teilweise wie ein Rückbezug und zugleich wie ein Neuanfang lesen. CDNA 5 bleibt bei HBM als Grafik- bzw. Beschleuniger-Speicher, führt jedoch KI-Kerne ein, die in der Aufgabenklasse an Tensor-Kerne angelehnt sind. Damit verschiebt sich die Rolle der Cache- und Transportpfade noch stärker in den Fokus, denn bei LLM-Workloads dominieren häufig nicht nur Multiplikationen, sondern auch das effiziente Laden, Umformatieren und Wiederverwenden großer Datenblöcke. Für den Unterbau relevant ist zudem: In den letzten CDNA-Iterationen wurden die unterstützten Datentypen erweitert. Dazu zählen Formate wie INT8 und FP8 für Matrizenrechnung sowie die bekannte Sparsity-Idee, die bei entsprechendem Datenmuster die Rechenlast reduzieren kann.
Der stärkste Einschnitt bei CDNA 5 betrifft die Cache-Struktur und damit direkt die Latenzprofile. AMD verlagert den L2-Cache vollständig in die Fabric and Cache Dies (FCD) und löst damit die bisherige Logik, nach der jeder XCD ein eigenes L2 „mitbrachte“. Neu ist außerdem: Der Infinity-Cache als zusätzliche Stufe, der den VRAM-Zugriff puffern sollte, entfällt. Stattdessen wächst das L2-Kontingent massiv auf 192 MB pro GPU, wobei sich vier XCDs je FCD den Cache teilen. Der L2 arbeitet dabei mit einer angegebenen Geschwindigkeit von 27 TB/s; wichtig ist aber vor allem die Konsequenz: Latenzen werden reduziert, weil weniger Cache-Ebenen den Datenpfad durchlaufen müssen. AMD betont zudem, dass ein Zugriff zwischen den Cache-Bereichen über FCD-Grenzen hinweg nicht vorgesehen ist, was die Konsistenz und das Timing im Multichip-Design gezielt vereinfacht.
Die Chiplet-Ebene bleibt nicht nur eine Fertigungsstrategie, sondern wird zur Leistungsarchitektur. Im XCD sitzt das, was AMD als Work Group Processors (WGP) statt Compute Units (CU) bezeichnet; jedes XCD enthält 32 dieser Einheiten. Der Namenswechsel ist nicht bloß kosmetisch: AMD knüpft damit an die RDNA-Logik an, bei der 2 CUs zu einem WGP zusammengeführt wurden, um komplexere Schritte schneller abzuarbeiten und die Gesamthierarchie zu vereinfachen. Bei CDNA 5 nennt AMD den Durchsatzvorteil explizit: Die WGP sollen doppelt so viel Durchsatz liefern wie die zuvor verwendeten CUs. Zusammengenommen mit der Aussage, dass die WGP bei ähnlicher Zahl an Einheiten einen deutlich höheren Transistoranteil ausweisen, deutet das auf eine stärkere Integration bzw. breitere Ausnutzung der Rechenblöcke hin. In die gleiche Richtung wirkt das neue Takt-/Auslastungsziel: Statt Wave64 wird auf Wave32 umgestellt. Für den Praxisbetrieb heißt das vor allem weniger Overhead, wenn zwischen vielen Datenformaten gewechselt wird, weil die parallele Ausführung besser zu den jeweiligen Datenzugriffs- und Ausrichtungsanforderungen passen soll.
Auch beim „Wie kommen die Daten dahin, wo die Mathematik passiert?“ legt AMD nach. In jeder WGP arbeitet der neue Tensor Data Mover, eine intelligente Recheneinheit, die Daten direkt aus dem VRAM in den Local Data Storage ziehen kann, ohne dass zusätzliche Zwischenschritte die Latenz erhöhen. Gerade bei KI-Trainings, bei denen pro Iteration große Tensormengen bewegt und dann in mehreren Phasen wiederverwendet werden, kann dieser Schritt in der Summe mehr ausmachen als eine einzelne Kernverbesserung. Darüber hinaus spielt die Speicheranbindung eine eigene Rolle: AMD nutzt zwei Fabric and Cache Dies, stapelt pro FCD vier XCDs und koppelt darüber die Beschleuniger-Cluster. Besonders relevant für den Skalierungsfall ist die Interconnect-Logik, denn CDNA 5 bietet auch eine Form der Zusammenführung von Speicherkapazität, bei der sich die HBM4-Gesamtmenge über einen Rack-Ansatz adressieren lässt, allerdings mit einer Netzwerk-Limitierung von 100 GB/s.
Die physische Spezifikation der Speicher- und I/O-Schicht rückt damit in den Vordergrund: Der IO-Die ist deutlich beschnitten und dient primär als Schnittstelle Richtung HBM. AMD setzt auf 12 HBM4-Chips, die eine Bandbreite von 23,3 TB/s ermöglichen; die Speicherkapazität steigt dabei von 288 GB auf 432 GB. Für das Packaging nennt AMD CoWoS-L als neuen Packaging-Ansatz von TSMC, der nicht mehr auf einen klassischen Silizium-Interposer setzt, sondern einen Redistribution Layer einsetzt, der sich konstruktiv größer auslegen lässt. Damit hängt die Architektur nicht nur an „mehr Cache“ oder „mehr Rechenkerne“, sondern auch daran, wie effizient Signale und Datenpakete zwischen Compute und Speicher verteilt werden.
Zusätzlich erweitert AMD den Satz an Datentypen und Instruktionen, um die KI-Trainingslandschaft abzudecken. Neu sind micro-scale Datentypen wie MXFP4 bis MXFP8, bei denen ein gemeinsamer Exponentenanteil für alle Zahlen genutzt werden kann. Das reduziert Speicheroverhead und soll den Durchsatz erhöhen, weil nicht jede Zahl den Exponenten einzeln mitführen muss. Besonders auffällig ist außerdem die Hardware-Unterstützung für Tangens Hyperbolicus (tanh): AMD beschreibt tanh als Aktivierungsfunktion, die in KI-Pipelines zum „nächsten Rechenschritt“ beiträgt. Da tanh rechenintensiv ist, soll die Hardwarebeschleunigung den Durchsatz bei tanh um den Faktor zwei steigern. Unklar bleibt bei mehreren Detailpunkten, wie genau AMD interne Matrix- und Shader-Aufgaben aufteilt; dafür nennt AMD bewusst keine klassischen Kennzahlen wie FLOPs pro Takt oder die frühere „vier Matrix-Cores pro CU“-Zählweise. Für den Wettbewerb heißt das: Wer CDNA 5 einordnet, wird stärker auf Whitepaper-Parameter, Workload-Messungen und Implementierungsdetails achten müssen als auf ein paar öffentlich dominierende Vergleichszahlen.
Im Wettbewerb gegen NVIDIA ist der Kontext nicht nur technisch, sondern auch markt- und entwicklungsseitig. AMD war im Server-Umfeld in einzelnen Bereichen bereits vorgerückt, während NVIDIA über Jahre mit der Kombination aus moderner Fertigung, großen GPUs, schnellerer HBM-Integration und insbesondere dem CUDA-Ökosystem ein hohes „Switching Cost“-Profil aufgebaut hat. Gleichzeitig zeigt die Entwicklung um ROCm, dass die Abhängigkeit von CUDA bei manchen Kundenklassen zumindest nicht mehr die alleinige Eintrittskarte ist; in der Praxis hängt das jedoch von der genutzten Toolchain, den Abstraktionsebenen und der Frage ab, wie stark Teams ihre Workloads bereits an spezifische Kernel-Optimierungen angepasst haben. Entscheidend wird daher auch die Timing-Kurve: Wie schnell NVIDIA nachlegt, und wie kontinuierlich AMD die neuen CDNA-5-Bausteine in produktive Plattformen überführt, bestimmt die reale Wirkung. Wenn AMD die Latenzvorteile aus der neuen Cache-Strategie und dem Tensor Data Mover im Alltag der Trainings- und Inferenzpipelines bestätigt, könnte CDNA 5 mehr als ein Architektur-Whitepaper bleiben – nämlich ein echter Hebel, um das Rechen- und Speicherverhalten in hochskalierenden KI-Setups enger zu verzahnen.
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