LONDON (IT BOLTWISE) – AMD hat seine 6.-Gen-EPYC-Serverprozessoren EPYC 9006 „Venice“ und EPYC „Verano“ für den SP7-Sockel vorgestellt. Die neuen Chips basieren auf Zen 6 und liefern laut Hersteller höhere Core-Zahlen sowie einen spürbaren IPC-Zuwachs im Enterprise- und Cloud-Umfeld. Besonders auffällig ist Zen 6c: ein kompakter CCD mit deutlich mehr Kernen und bis zu 128 MB L3-Cache. Parallel startet der Rollout in Rechenzentren, unter anderem mit Cloud-Instances aus dem neuen EPYC-Portfolio.
AMD startet mit der 6. Generation der EPYC-Serverprozessoren in Richtung „mehr Kerne bei gleichzeitig höherem pro Takt nutzbaren Rechenoutput“. Konkret stellt das Unternehmen die EPYC 9006-Familie in zwei Varianten vor: „Venice“ und „Verano“ für den SP7-Paket-/Sockel-Stack. Im Mittelpunkt steht Zen 6 als neue Zen-Mikroarchitektur. AMD kündigt dabei nicht nur Verbesserungen bei der Zahl der CPU-Kerne und beim IPC an, sondern koppelt den Plattformsprung auch an ein deutlich erweitertes Plattform-I/O-Setup – ein Punkt, der im Rechenzentrumsalltag oft genauso relevant ist wie rohe Rechenleistung.
Technisch legt AMD Zen 6 auf 2 nm bei TSMCs N2-Fertigungstechnologie aus. Der Zen-6-CCD (Chiplet) vereint in einem CCX 12 „Performance“-Cores und teilt sich dabei 48 MB L3-Cache. Damit nennt AMD eine rund 50%ige Steigerung sowohl bei der Core-Anzahl als auch beim Last-Level-Cache gegenüber der vorherigen Generation, zumindest aus der Sicht der konkreten CCD-Bausteine. Hinzu kommt, dass Zen 6 weiterhin SMT im klassischen Zen-Stil bereitstellt. Für Betriebskonzepte mit vielen Threads und stark parallelisierten Workloads ist das entscheidend, weil mehr gleichzeitige Ausführung die Auslastung von Scheduling- und Speicherpfaden verbessern kann – vorausgesetzt, die Software skaliert auch wirklich in der Breite.
Der „real story“-Teil ist jedoch Zen 6c, also der kompaktere Kern, der für höhere Packungsdichte pro Sockel optimiert ist. AMD beschreibt die C-Cores als „spirituell“ verwandt mit den E-Cores, aber physisch verdichtet: Es handelt sich um kompakte P-cores mit denselben Kernkomponenten und Kern-Level-Caches. Der Unterschied liegt in der geringeren Taktspielraum-Option. AMD adressiert damit eine klassische CPU-Design-Frage: Wie lässt sich mehr Rechenkapazität pro Energie- oder Platzbudget unterbringen, ohne die Architekturidee komplett neu zu erfinden. Im nächsten Schritt kündigt AMD ein reines Zen-6c-CCD an, wieder auf TSMC N2 gefertigt, das die Core-Anzahl pro CCD auf 32 Kerne erhöht. Der dazugehörige L3-Cache wächst sogar auf 128 MB pro CCD; gleichzeitig nennt AMD auch eine Verdopplung des L3 pro Core von 2 MB auf 4 MB. Da Zen 6c weiterhin SMT behält, ergibt sich aus dem 32-Core-CCD ein 32-Core/64-Thread-Design, womit AMD bei EPYC Verano bis zu 256 Kerne und 512 Threads über acht CCDs im System aufbauen kann.
Bei den Leistungsversprechen setzt AMD auf IPC-Zuwächse, die allerdings an den Kontext gebunden sind. Für Zen 6 nennt das Unternehmen 20% IPC-Verbesserung gegenüber „Zen 5“ in Enterprise- und Cloud-Server-Workloads und 31% IPC-Zuwachs für KI-Workloads. Wichtig ist dabei die Einschränkung, die AMD direkt adressiert: Die Werte basieren auf EPYC-relevanten Benchmarks und entsprechen damit nicht automatisch den späteren Real-World-Ergebnissen in jedem Einsatzszenario – erst recht nicht für kommende Ryzen-Client-Prozessoren mit Zen 6, die auf einer anderen Plattform und mit anderer Benchmark-Auswahl bewertet werden könnten. Gleichzeitig betont AMD, dass Zen 6 und Zen 6c in der IPC identisch sind und sich vor allem durch die Taktbegrenzung des kompakten Kerns unterscheiden. Für IT-Entscheider heißt das: Wer Zen 6c im Produktivbetrieb einsetzt, entscheidet im Wesentlichen über das Verhältnis aus Takt, Energieverbrauch, Cache-Volumen und Plattform-Throughput – weniger über eine völlig andere Instruktionsleistung pro Takt.
Auf Plattform-Ebene nennt AMD mehrere Anschlussdaten, die im Rechenzentrumsbetrieb spürbar wirken können. Ein einzelner Venice-Sockel skaliert bis zu 256 Kerne. Die Anbindung erfolgt über 16 Speicherkanäle DDR5; AMD rechnet beim genannten MRDIMM-Speed mit 1,6 TB/s Speicherbandbreite pro Sockel. Dazu kommt ein weiterer Schnittstellen-Sprung: Es ist das erste x86-CPU, das PCIe Gen 6 unterstützt, und zugleich das erste Server-CPU-Design überhaupt, das JEDEC-standardisiertes MRDIMM adressiert. Auf der Leistungsseite nennt AMD außerdem Vergleichszahlen zur 5.-Gen-„Turin“-Plattform: 2,0x SPECint 2026 Throughput sowie 2,4x Floating-Point-Throughput. Solche „x-fache“ Kennzahlen lassen sich zwar als Orientierung nutzen, aber sie sind immer an die konkrete Benchmark-Methodik und Konfiguration gebunden – entsprechend sollte man sie im Architektur-Review gegen eigene Workload-Kerne prüfen.
Im Markt startet die Verfügbarkeit nicht nur im Datenblatt, sondern in ersten Cloud-Angeboten. AMD nennt, dass Venice-SP7-Plattformen bereits ausgeliefert werden, während Microsoft Azure eine Vorschau seiner HDv2-Instances auf Basis von Venice angekündigt hat. Damit erhält eine große Cloud-Umgebung als erste ein Produktangebot der 6. EPYC-Generation. Der Rest der Produktfamilie soll sich über 2027 ausrollen. Gleichzeitig macht AMD deutlich, dass diese Launch-Phase primär EPYC adressiert: Consumer-/Client-Anwendungen wurden nicht in die Messung aufgenommen. Für Unternehmen bedeutet das eine klare Empfehlung zur Vorgehensweise: Wer Migration plant, sollte die neuen Plattformparameter (PCIe Gen 6, MRDIMM, Speicherkanäle und Zen-6c-Cache-Dichte) mit den Anforderungen der eigenen Datenpfade abgleichen, statt allein auf IPC-Versprechen oder einzelne Benchmark-Figuren zu vertrauen.
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