LONDON (IT BOLTWISE) – AMD stellt mit Epyc 9006 neue Server-Prozessoren auf Basis der Zen-6-Architektur vor und zielt damit klar auf High-Density-Rechenzentren, AI/HPC und Cloud-Workloads. Die Plattform kombiniert bis zu 256 Kerne, 16 Speicherkanäle und PCIe 6.0 mit 64 GT/s pro Lane. Besonders auffällig ist die Weiterentwicklung des Sockels SP7 samt höherer Pin-Zahl sowie der Fokus auf mehr Durchsatz für Daten- und KI-Pipelines. Offen bleibt, wie sich die theoretischen Bandbreiten in unterschiedlichen Server-Designs und bei realen Training- und Inferenzlasten auswirken werden.
Mit der Ankündigung der Epyc-9006-Serverprozessoren legt AMD den Schwerpunkt weniger auf einen einzelnen „Performance-Sprung“, sondern auf ein ganzes Paket aus Rechenleistung, Speicheranbindung und I/O-Durchsatz. Das Unternehmen verknüpft Zen 6 als Basistechnologie mit Fertigung bei TSMC im 2-nm-Verfahren (N2) und bringt die Plattform in mehreren Segmenten unter: SP7 für High-End-Setups, SP8 für effizientere bzw. kostensensitivere Systeme und außerdem eine Low-Power-Variante als Epyc 9006 LP (SP8) mit dem Codenamen Verano. Genau diese Aufteilung ist für Enterprise-Kunden relevant, weil sich damit Scalings für 1P- und 2P-Designs sowie unterschiedliche Energie- und Auslastungsprofile sauber abbilden lassen.
Technisch betrachtet ist das Kernangebot vor allem die Top-Konfiguration mit bis zu 256 Kernen und 512 Threads beim größten Epyc-9006-Modell. AMD strukturiert die Zen-6c-Cores dabei in bis zu acht CCDs (Core Complex Dies), wobei jede CCD aus zwei CCX-Partitionen besteht. Pro CCX nennt AMD 16 Zen-6c-Kerne; daraus folgen 32 Zen-6c-Kerne pro CCD und damit die Gesamtzahl von 256 Kernen. Für den Cache liefert das auch eine recht greifbare Dimension: Jeder Zen-6c-Kern bekommt 1 MB L2-Cache und 4 MB L3-Cache, pro CCD ergibt das 32 MB L2 und 128 MB L3; mit acht CCDs kommt AMD auf insgesamt 256 MB L2 und 1.024 MB L3-Cache. Dass AMD daneben Varianten wie Venice-X hervorhebt, zeigt zudem den Weg über „mehr Speicher nahe am Kern“: Venice-X soll pro CCD einen 3D-V-Cache mit 96 MB ergänzen, sodass pro CCD insgesamt 144 MB (48 MB plus 96 MB) möglich werden und in Summe bis zu 1.152 MB L3-Cache anfallen.
Auch die Speicheranbindung ist bei Epyc 9006 kein Nebenthema. Im Vergleich zu früheren Plattformen mit weniger Kanälen hebt AMD beim SP7 das Interface von 12 auf 16 Memory-Channel an. Dadurch ergeben sich pro CPU 16 DDR5-DIMM-Steckplätze (und bei 2P-Konfiguration 32 Steckplätze). Laut Angaben unterstützt die Plattform unter anderem DDR5-RDIMMs sowie 3DS-RDIMMs; zusätzlich nennt AMD MR(C)DIMMs und Tall DIMMs. Für die Praxis ist dabei entscheidend, dass AMD mit einem angenommenen Bestückungswert von 512 GB pro Modul eine maximale Speicherkapazität von 8 TB pro CPU nennt. Dazu kommt eine Bandbreite von bis zu 1,6 TB/s pro CPU; bei zwei Prozessoren wären entsprechend 16 TB Arbeitsspeicher im 2P-Setup erreichbar. In solchen Dimensionen verschiebt sich der Engpass häufig von der reinen CPU-Compute-Leistung hin zu Speicher- und Datenpfaden, weshalb die Verdopplung bzw. Erweiterung der Channel-Anzahl für Rechenzentren mit hohen Datenraten besonders relevant ist.
Der dritte große Block ist die I/O-Architektur, und hier setzt AMD stark auf PCIe 6.0. Beim Epyc 9006 bringt die Plattform PCIe-6.0-Lanes mit 64 GT/s pro Lane mit; im Vergleich zu PCIe 5.0 pro Lane nennt AMD eine Verdopplung des Datendurchsatzes. Bei einem x16-Interface entspricht das laut Angaben 128 GB/s in jede Richtung statt 64 GB/s. Gleichzeitig ändert sich die Kodierung: PCIe 6.0 nutzt nicht mehr 128b/130b, sondern PAM4 (4-Level Pulse Amplitude Modulation) sowie CRC und FEC, um Datenintegrität zu verbessern und Verluste im Signalpfad besser zu kompensieren. Damit ist PCIe 6.0 nicht nur „schneller“, sondern auch integritätsorientierter ausgelegt, was vor allem bei langen SerDes-Ketten, anspruchsvollen Backplanes und großen Anzahl aktiver Beschleuniger-Devices im Rack eine Rolle spielt.
Für das Lane-Management und die Skalierung im Dual-Socket-Design liefert AMD ebenfalls klare Rahmenwerte: Ein SP7-Prozessor stellt 96 PCIe-6.0-Lanes bereit, plus acht PCIe-4.0-Lanes; in der 1P-Konfiguration stehen damit dieselben Kapazitäten bereit. Bei 2P-Setups sollen entsprechend 128 PCIe 6.0 Lanes und 16 PCIe 4.0 Lanes zur Verfügung stehen. AMD beschreibt zudem, dass für die hohe Lane-Anzahl ein Teil der Ressourcen in Richtung Kommunikation und Anbindung zwischen den Prozessoren über CXL 3.1 (über PCIe 6.0) umverteilt wird. Parallel nennt AMD für das Interface-Design zwei I/O-Dies, um die hohen Anforderungen an PCIe-6.0-Lane-Zahlen und das 16-Channel-Memory-Subsystem zu bewältigen. So wird deutlich, dass AMD die Plattform nicht als „nur schnellerer Kernkomplex“ sieht, sondern als orchestrierte Systemarchitektur für Fabric, Beschleuniger und Shared-Memory-/CXL-Workflows.
Auf der Angebotsseite ergänzt AMD die technischen Eckdaten durch Segmentierung über Sockel und TDP. Beim SP7 sind TDP-Werte bis 600 W möglich, während SP8 laut Angaben im Bereich 350 bis 400 W liegt. Dafür stutzt AMD bei SP8 die maximale Kernanzahl: Bis zu 96 Kerne sind möglich, aufgeteilt in acht Zen-6-CCDs mit je 12 Kernen; das ergibt 192 Threads. Mit Zen-6c-Kernen reicht es in der beschriebenen Konfiguration hingegen bis zu 128 Kerne und damit 256 Threads. Verano (Epyc 9006 LP, SP8) ist als Low-Power-Variante für bis zu 72 Zen-6-Kerne gedacht und setzt als Speicher laut Quelle auf LPDDR5X in Form von austauschbarem SOCAMM2. Parallel bleibt beim L3-Cache das Grundprinzip erhalten (4 MB pro Kern), allerdings ändern sich die Maximalwerte: AMD nennt für Venice bis zu 512 MB L3 bei Zen-6c-Basis, für Venice auf Zen-6-Basis bis zu 384 MB und für Verano bis zu 288 MB.
Für die Markt- und Systemplanung lohnt zudem der Blick auf AMDs erwarteten IPC-Zugewinn und die Architekturhebel. AMD nennt für Zen 6 gegenüber Zen 5 einen IPC-Zugewinn zwischen 10 und 15 %, den das Unternehmen vor allem auf ein breiteres Frontend und Backend zurückführt, einschließlich einer 8-wide Dispatch-Engine und sechs getrennten Integer-Schedulern statt eines zentralen. Der größte Anteil soll jedoch aus einer verbesserten Branch Prediction resultieren, insbesondere mit genauerer und latenzärmerer Vorhersage. Dazu kommt eine Erweiterung der Befehlssätze: AMD verweist auf die vollständige AVX-512-Unterstützung inkl. FP16, BF16, VNNI sowie weitere AVX512-Erweiterungen wie AVX512_BMM, AVX_IFMA und AVX_NE_CONVERT. Damit adressiert AMD genau die Klassen von Workloads, die in KI-nahem HPC und in produktiven Inferenzumgebungen häufig mit gemischten Präzisionsanforderungen und starkem Vektor-/Matrix-Charakter laufen.
Zum Zeitplan nennt AMD, dass erste Epyc-9006-Prozessoren laut bisherigen Gerüchten im vierten Quartal verfügbar werden sollen. Die Zen-6(c)-CCDs und I/O-Dies sollen bereits bei TSMC produziert werden, konkret für die Epyc-9006-SP7-Plattform mit geplanter Auslieferung im vierten Quartal 2026. Epyc 9006 SP8 ist für das erste Halbjahr 2027 vorgesehen, während Epyc 9006X SP7 und Epyc 9006 LP im zweiten Halbjahr in den Markt kommen sollen. Bis dahin verschiebt sich der konkrete IT-Beschaffungs- und Upgrade-Zyklus häufig in Richtung Plattformtests: Wer heute 16-Channel-DDR5-Setups und PCIe-6.0-fähige Server-Fabrics plant, muss vor allem Bandbreite, Latenz und die Interaktion mit Beschleunigern, CXL-Geräten und Speicher-Topologien zusammen betrachten. AMD liefert mit den Epyc-9006-Varianten dafür die technischen Bausteine; wie schnell der Nutzen in der Praxis skaliert, hängt dann von Motherboard-Designs, Thermik und der tatsächlichen Workload-Mischung ab.
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