LONDON (IT BOLTWISE) – Ein neues öffentliches Tear-Down-Berichtspaket zeigt, dass SMICs 7-nm-„N+3“ im Huawei Kirin 9030 bei der Metal-Pitch-Dichte sehr nah an Intels 18A heranreicht. Der Vergleich fällt jedoch deutlich aus, wenn man nicht nur die geometrischen Minimalmaße, sondern auch Effizienz, Prozessreife und Design-Komplexität betrachtet. Besonders relevant: Ohne EUV verschiebt sich der Weg zu aggressiverem DUV-Multi-Patterning, Design-Technology-Co-Optimierung und zunehmend anspruchsvoller Verpackungs- und Systemintegration. Für Entscheider und Entwickler wird klar, dass der Wettbewerb künftig stärker über Architektur und Packaging als über reine Frontend-Shrinks ausgetragen wird.
Der Vergleich wirkt auf den ersten Blick wie eine Schlagzeile für die Schlagkraft der chinesischen Fertigungsroute: In Huawei1s Kirin 9030 landet SMICs 7-nm-Prozessgeneration N+3 in einem Bereich, in dem die minimale Metallabstandsbreite (Metal Pitch) auf rund 32,5 nm festgemacht wird. Das entspricht zwar einer sehr knappen Geometrie, bringt aber die falsche Schlussfolgerung, wenn man nur einen einzelnen Kennwert betrachtet. Denn im Detail zeigt der Tear-Down, dass die Dichte ähnlich sein kann, die Kosten der Erreichung jedoch in anderen Dimensionen auftauchen – etwa in Aufwand, Effizienz und Prozesskontrollierbarkeit, insbesondere weil EUV-Fertigung fehlt.
Technisch ist der Kern des Berichts die Einordnung von „N+3“-Dichte gegen ein Referenzdesign: Während SMIC N+3 in der Logik-Dichte TSMC N6-Klasse erreicht, geschieht das nicht über EUV, sondern über aggressive DUV Multi-Patterning-Schritte und Design-Technology-Co-Optimization (DTCO). Diese Kombination ist im Kern nichts Neues in der Halbleiterindustrie – aber sie skaliert hier in eine Richtung, die die Komplexität spürbar erhöht. Aus Reverse-Engineering- und TEM-Querschnittsdaten wird sichtbar, dass SMIC einzelne Layout- und Zellhebel stärker nutzt, etwa durch Fin-Profile-Anpassungen, Kontakt-Over-Active-Gate (COAG) sowie ein dichtes, aber kontrollpflichtiges Metal-Stack-Design.
Auch die Paketebene trennt die Analyse in sinnvolle Schichten: Beim Kirin 9030 ist ein iPoP-Stack (integrated package-on-package) beschrieben, bei dem LPDDR5X-Dies in einem Speicherpaket oberhalb einer organischen Redistribution-Layer (RDL)-Interposer-Schicht sitzen. Entscheidend ist dabei weniger die reine Existenz des iPoP, sondern die Architekturentscheidung, die Signale, Power-Planes und thermische Randbedingungen systematisch zusammenzubringen. Ohne einen Silizium-Interposer bleibt die Struktur organisch und bewegt damit den CTE-Abgleich näher an das PCB-Verhalten. Das wirkt wie ein „Kostenhebel“, kann aber auch die Designbarkeit im Feld unterstützen, wenn die Prozesspfade im Frontend durch Exportrestriktionen stärker eingeschränkt sind.
Im Marktvergleich wird der nächste wichtige Punkt deutlich: Huawei kann auf SMICs N+3 aufsetzen, aber das Ergebnis bleibt in Leistung pro Watt spürbar hinter aktuellen Premium-Plattformen zurück. Der Bericht ordnet den Kirin-9030-Cluster hinsichtlich seiner CPU- und Effizienzcharakteristik eher als „fortschrittlich“, aber nicht als Spitzenklasse ein – besonders wenn man Apple, Qualcomm, MediaTek oder Samsung gegenstellt. Selbst dort, wo per Taktsteigerung und geänderten Cachegrößen (zum Beispiel L2-Doubling) Effekte erzielt werden, fehlt die grundlegende Vorteilskette, die moderne Knoten über ein besseres Voltage-Frequency-Verhalten und einen größeren Transistorbudget-Spielraum bieten. Branchenanalysten fassen es pointiert so zusammen: „Bei fehlendem EUV wird der Wettbewerb nicht gewonnen, indem man denselben Weg geht, sondern indem man die Last anders verteilt – zwischen Prozess, Design und Packaging.“
Der Datenpunkt „Metal Pitch“ wird im Bericht deshalb zugleich relativiert. Zwar liegt M0 beim Kirin/N+3 im Bereich von 32,5 nm, und damit näher an Intels 18A (wobei Intels Serienstart in der Praxis zuletzt mit einem entspannteren Pitch ausgeliefert wurde). Doch M0 ist nur eine lokale Intra-Cell-Schicht; die reale Nutzbarkeit hängt von Interconnect-Details wie M1/M2-Taktungen, Via-/Widerstandsprofilen, Design Rules, Mask Count, Overlay-Fehlerempfindlichkeit und Routing-Flexibilität ab. Genau hier wird der Unterschied zwischen „geometrisch knapp“ und „systemisch leistungsfähig“ sichtbar: Quadruple Patterning im Vergleich zu Doppelpatterning erhöht masken- und overlaybezogene Komplexität. Das kann die Kostenkurve und die Prozessrisiko-Lage verschieben, selbst wenn einzelne Schichtmaße beeindruckend wirken.
Für die Markt- und Wettbewerbsdynamik ist zudem die institutionelle Dimension relevant. Im Text wird TechInsights als „private equity owned“ beschrieben und in Verbindung gebracht mit Investitionszurückhaltung bei CAPEX; gleichzeitig positioniert sich SemiAnalysis mit seinem Tear-Down-Ansatz und einer wachsendem Tear-Down-Laborstruktur unter STEEL (SemiAnalysis Teardown Engineering & Evaluation Lab). Das ist mehr als ein Standortargument: Wer früh und regelmäßig belastbare Reverse-Engineering-Outputs liefert, kann die Angebotsseite der Hardware-Transparenz verschieben – etwa für Kunden, die bei Plattform- und Lieferkettenplanung engere PPA- und Prozess-Entscheidungen treffen müssen. Für die Entwicklerseite heißt das: besserer Datenzugang kann die Architektur- und Layoutplanung beschleunigen, weil Annahmen zur Zell- und Interconnect-Bibliothek weniger blind getroffen werden.
Regulatorisch und sicherheitspolitisch schwingt der Hintergrund dauerhaft mit: Exportkontrollen zwingen nicht nur zu einer anderen Fertigungschemie, sondern zu einer anderen Gesamtoptimierung. Der Bericht beschreibt, dass EUV-Einschränkungen SMIC und Huawei nicht stoppen, aber den Hebelwechsel erzwingen: Mehr DTCO, stärkere Multi-Patterning-Iterationen, zusätzliche Integrationsschritte und anspruchsvolleres Prozess- und EDA-Co-Design. Daraus entsteht eine neue Art „Compliance durch Engineering“, bei der die Datenquelle und die Toolchain selbst zum strategischen Engpass werden. US-seitige EDA-Beschränkungen treffen Tools für fortgeschrittene Knoten stärker, und Huawei bleibt auf einer Blacklist – daher wird der Weg zur selbst entwickelten Toolchain und zu inländischen Flows relevanter, insbesondere wenn neue Packaging- oder sogar Architekturansätze wie LogicFolding mehrschichtig und systemübergreifend geplant werden müssen.
Der Ausblick führt schließlich zur langfristigen Frage: Reicht planar scaling, oder gewinnt Packaging als Architektur? Der Bericht verweist auf Huawei1s tau (c4)-Scaling Law, das den Zeitaufwand für Datenbewegung und Verarbeitung in den Mittelpunkt rückt (System-Technology Co-Optimization). Daraus entsteht das Konzept LogicFolding: aggressive 3D-Stacking-Ansätze, bei denen Teile von Logikblöcken auf mehreren aktiven Dies verteilt und per ultra-feinem Bonding face-to-face verbunden werden. Der Vergleich zu etablierten 3D-Stacking-Strategien (etwa mit Cache-Die) verdeutlicht: Es geht nicht nur um mehr Speicher, sondern um kürzere kritische Pfade und weniger Puffer-Overhead. Für die Roadmap bedeutet das, dass „Dichte“ künftig stärker als paketbezogene Metrik verstanden wird – und dass die nächsten Schritte von EUV-Abhängigkeiten weg in Richtung hybrider, kostenintensiver Integrationspfade driften könnten.
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