YORKTOWN HEIGHTS / LONDON (IT BOLTWISE) – IBM zeigt mit der „nanostack“ genannten 3D-Transistorarchitektur einen neuen Weg zu Chips im 0,7-nm-Bereich. Laut den angekündigten Resultaten soll die Technologie gegenüber IBMs 2-nm-Knoten bis zu 50% mehr Leistung oder 70% bessere Energieeffizienz ermöglichen. Gleichzeitig deuten Experimente und VLSI-2026-Daten darauf hin, dass auch SRAM-Arrays profitieren können. Damit rückt die nächste Phase der Logik-Skalierung von der klassischen Nanometer-Logik hin zu angströmnahen Strukturen in den Fokus der Industrie.
IBM hat eine neue Chip-Generation in Aussicht gestellt, die den klassischen Skalierungskorridor der Halbleiterindustrie spürbar verlängern soll: Mit einer 0,7-nm-„Sub-1“-Technologie, auch als 7 Angström bezeichnet, will der Konzern die Grenzen traditioneller Strukturgrößen weiter nach unten verschieben. In der Mitteilung wird das als Antwort auf physikalische Limitierungen beim Schrumpfen erklärt, die sich mit jeder Prozessgeneration stärker bemerkbar machen. Für die Praxis ist entscheidend: Der Sprung betrifft nicht nur „kleinere Transistoren“, sondern eine neue Bauweise, die mit 3D-Integration und Materialwahl pro Schicht arbeitet. Damit könnte der Weg zu effizienteren Rechenzentren und KI-Beschleunigern schon früher planbar werden als erwartet.
Der konkrete Zielpunkt ist ambitioniert: IBM spricht von nahezu 100 Milliarden Transistoren auf einer Chipfläche im Format eines Fingernagels – und damit von einer deutlich höheren Dichte als bei der 2-nm-Generation, die bereits 2021 vorgestellt wurde. Technisch führt IBM dafür mehrere Bausteine zusammen: eine „nanostack“ genannte 3D-Architektur, ultra-dünnes Dielektrika-Bonding im CMOS-Integrationsprozess sowie eine Demonstration von Inverter-Operation mit erwarteten Schaltparametern. Ergänzend wird berichtet, dass die Architektur experimentell über Dual-Channel-Engineering-Fähigkeiten verifiziert wurde. Damit adressiert IBM genau das Kernproblem vieler prioriger Scaling-Versuche: die Kopplung von Prozessintegration, Zuverlässigkeit und funktionaler Logik, nicht nur die fertige Struktur im Bild.
Beim Leistungsversprechen geht IBM über reine Dichtekennzahlen hinaus. In den veröffentlichten Ergebnissen heißt es, die neue Technologie könne gegenüber 2-nm-Node-Chips bis zu 50% mehr Performance oder bis zu 70% höhere Energieeffizienz liefern. Als typische Einsatzfelder nennt das Unternehmen generative KI, Cloud-Infrastruktur und nächste Generationen elektronischer Geräte. Das ist mehr als Marketing-Sprache, denn Energieeffizienz wird aktuell zum Flaschenhals, sobald KI-Workloads nicht nur Rechenzeit, sondern auch Speicherzugriffe und Datenbewegung dominieren. Passend dazu verweist IBM auf VLSI 2026: Dort soll die nanostack-Architektur rund 40% Scaling für SRAM-Bitcells ermöglichen. Das ist ein wichtiges Vergleichsstück, weil SRAM-Optimierungen oft direkt auf Cache-Größen, Bandbreite und Systemkosten wirken.
Historisch betrachtet ist das ein weiterer Schritt in eine Linie, die bereits in den letzten Dekaden von „klassischer“ Gate-Längenverkleinerung zu immer stärkerem Architektureinfluss ging. Frühe Knoten konnten Performance und Effizienz oft über pure Geometrie steigern; heute entscheidet aber zunehmend die gesamte Prozesskette: Gate-Stack-Qualität, Variabilität, Kontaktwiderstände und die Integration komplexer Strukturen. IBM rahmt den Schritt daher als industrielles „3D sequential integration“-Modell: Transistoren werden vertikal gestapelt und versetzt angeordnet, um mehr Funktion auf engem Raum unterzubringen. Der besondere Claim ist die Materialkombination in jeder gestapelten Schicht, wodurch sich Leistungs- und Effizienzprofile unabhängig optimieren lassen. In der Praxis ist das ein Wettbewerbsvorteil gegenüber Ansätzen, die ausschließlich auf horizontale Verkleinerung setzen.
Marktseitig lohnt der Abgleich mit dem, was andere Branchenführer tun. NVIDIA arbeitet in seinen System- und Plattformstrategien zwar primär auf der Software- und Beschleuniger-Ebene, aber die Effizienzversprechen hängen unmittelbar von den verfügbaren Prozess- und Speichertechnologien ab. Umgekehrt investieren Foundries und Chipdesigner parallel an mehreren Fronten: EUV-Fertigung, neue Gate- und Interconnect-Strukturen sowie neue Packaging- und 3D-Stacking-Konzepte. Genau hier ordnet IBM die eigene Roadmap ein: Als früheste Einführungsstufe nennt das Unternehmen einen Zeitraum von etwa fünf Jahren, in dem nanostack im Sub-1-nm-Node für Produktionstests relevant werden könnte. Für den Wettbewerb bedeutet das: Wer Logik und SRAM-Scaling mit möglichst stabilen Integrationspfaden kombiniert, kann sich beim Takt-zu-Energie-Trade-off entscheidend absetzen.
Ein zweiter, häufig unterschätzter Faktor ist die Fertigungsinfrastruktur. IBM benennt konkret den Plan, an einem Forschungsstandort in Albany bald ein High-Numerical-Aperture Extreme Ultraviolet (High NA EUV)-Werkzeug einzusetzen. Solche High-NA-Systeme werden als Voraussetzung für ultragenaue Belichtungen gesehen, um kleinere Schaltkreise überhaupt in den Griff zu bekommen. IBM stellt dabei die Zusammenarbeit mit Ausrüstern wie Lam Research, Tokyo Electron und SCREEN in den Kontext neuer High-NA-EUV-Prozesse, die bereits „working devices“ hervorgebracht haben. Damit wird deutlich: Die nanostack-Architektur ist nur ein Teil der Gleichung; die reale Ausbeute hängt an Lithografie, Etch, Deposition und metrologischer Kontrolle. Aus Enterprise-Sicht ist das relevant, weil stabile Produktionsvolumina über Jahre hinweg auch Lieferfähigkeit, Kosten und Planbarkeit für Rechenzentrums-Deployments bestimmen.
Auch die Regulierung und Sicherheit spielen bei neuen Chipknoten indirekt eine Rolle, selbst wenn es auf den ersten Blick nach reiner Physik klingt. Fortgeschrittene Prozess- und Materialkombinationen erhöhen die Komplexität von Qualitätssicherung, Lieferkettenkontrollen und Absicherung gegen potenzielle Hardware-Risiken wie Manipulationen oder unbemerkte Abweichungen in Fertigungsdaten. Zusätzlich steigt mit mehr Integrationsschichten die Bedeutung von Side-Channel-Resistenz und belastbaren Debug-/Monitoring-Mechanismen, sobald Systeme für kritische Infrastruktur eingesetzt werden. IBM adressiert in seinem Unternehmenskontext explizit Vertrauen und Sicherheit über Hybrid-Cloud- und Plattformangebote, doch für Betreiber bedeutet die Sub-1-nm-Technologie vor allem: Test- und Validierungsprozesse müssen sich auf neue Fehlerbilder und Variabilitätsmuster einstellen. Das betrifft besonders Branchen mit strengen Anforderungen an Nachweisbarkeit, etwa Finanzwesen, Telek ommunikation und Health-Tech.
Für die nächsten Schritte zeichnet sich damit ein klarer Roadmap-Charakter ab. IBM beschreibt die nanostack-Architektur als Grundlage, um Logik erstmals „unterhalb des 1-nm-Knotens“ zu skalieren und kündigt eine Skalierungsphase an, in der Dimensionen in Richtung angströmnaher Strukturen gehen. Gleichzeitig macht das Unternehmen deutlich, dass „Node“-Bezeichnungen eher Technologiegenerationen statt exakter physischer Maße sind. Unterm Strich ist die Nachricht für Entwickler und Unternehmen: Wer heute Architekturentscheidungen für KI-Pipelines, Speicherhierarchien und Energieprofile trifft, sollte die kommenden Hardware-Optionen stärker berücksichtigen. Wenn SRAM-Scaling tatsächlich in dieser Größenordnung robust in Produktion übergeht, könnten sich Leistungs- und Effizienzsprünge in mehreren Softwaregenerationen bemerkbar machen. IBM setzt dafür auf eine breite Halbleiterbasis inklusive Quantum-Foundry-Planung, doch der unmittelbare Hebel liegt in der Fähigkeit, neue Transistor- und Prozesspfade in stabile Massenproduktion zu überführen.
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