AUSTIN / LONDON (IT BOLTWISE) – AMD stellt mit der neuen Versal-Premium-Gen-2-Reihe „Memory on Package“ eine adaptive SoC-Plattform vor, die LPDDR5X direkt ins Chipgehäuse bringt. Damit will der Hersteller Leiterplattenfläche sparen und zugleich eine Speicheranbindung mit bis zu 9.000 Mb/s bereitstellen, was rechnerisch 288 GB/s Bandbreite ergibt. Besonders adressiert werden industrielle und militärische Umgebungen, in denen Zuverlässigkeit über Jahrzehnte wichtiger ist als maximale Flexibilität. Die Chips unterstützen außerdem PCIe 6.0 und CXL 3.1 sowie integrierte 400G-Krypto-Engines für sicherheitskritische Workloads.
AMD erweitert sein Portfolio im Bereich adaptiver System-on-Chip-Plattformen und setzt dabei auf ein Konzept, das aus Sicht der Hardware-Integration lange überfällig war: „Memory on Package“ (MoP). Statt LPDDR5X oder andere Speicherbausteine als separaten Aufbau auf der Leiterplatte vorzusehen, integriert AMD den Arbeitsspeicher direkt ins Chipgehäuse. Die Ankündigung vom 30. Juni richtet sich laut Unternehmen besonders an industrielle und militärische Anwendungen, in denen der verfügbare Platz, aber auch die Langzeitverfügbarkeit der Komponenten eine entscheidende Rolle spielen. Dass AMD dabei nicht nur „mehr Bandbreite“, sondern vor allem eine andere Packaging-Architektur liefert, macht die MoP-Reihe strategisch interessant.
Im Kern beschreibt die neue Versal Premium Gen 2 „Memory on Package“-Reihe bis zu 32 Gigabyte LPDDR5X-Arbeitsspeicher, die mit dem Prozessor auf einem Chip kombiniert werden. Der entscheidende Performanceteil liegt in der Speicheranbindung: AMD nennt bis zu 9.000 Mb/s, was bei entsprechender Auslegung auf 288 GB/s Speicherbandbreite hinausläuft. Für Entwickler ist das mehr als ein Marketingwert, denn die Integration reduziert neben der Leiterplattenfläche auch die Anzahl der Hochgeschwindigkeits-Interfaces und damit potenzielle Signal- und Routing-Risiken. Im Ergebnis sollen laut AMD bis zu 60 Prozent Platz gegenüber herkömmlichen Designs mit separaten Speicherbausteinen eingespart werden.
Technisch geht AMD einen Schritt weiter als reine Speicher-„Montage“. Die Chips sind die ersten adaptiven SoCs aus dem Hause, die PCIe 6.0 und CXL 3.1 unterstützen. Damit erhalten Plattformen eine moderne I/O- und Speicherverteilungsbasis, die besonders für Edge-Systeme relevant ist: PCIe 6.0 skaliert die Übertragungsraten für Beschleuniger und Netzwerkkarten, CXL 3.1 adressiert die kohärente Kopplung von Speicher und Geräten in Rechenarchitekturen. AMD nennt hierfür eine Übertragungsgeschwindigkeit von 64 Gb/s über die jeweiligen Schnittstellen. In sicherheitskritischen Umgebungen ergänzen integrierte 400G-Krypto-Engines das Design, während der industrielle Temperaturbereich von -40 °C bis 110 °C und eine garantierte Lebensdauer von über 15 Jahren auf Langzeitbetrieb ausgelegt sind.
Dass AMD auf LPDDR5X setzt und damit einen bewussten Wechsel weg von HBM signalisiert, ist auch als Antwort auf eine reale Marktdynamik zu verstehen. Der HBM-Markt leidet laut Branchenberichten unter anhaltenden Engpässen, ausgelöst durch den explosionsartigen Bedarf im KI-Sektor, in dem große Speicherressourcen für Training und Inferenz zunehmend zum Engpass werden. LPDDR5X ist demgegenüber einfacher verfügbar und kann dennoch hohe Bandbreiten bereitstellen—vor allem dann, wenn Packaging und Speicherpfade eng genug verzahnt sind. Damit positioniert sich AMD stärker für Anwendungen, die nicht zwingend die extremsten HBM-Kapazitäten benötigen, aber verlässlich liefern müssen, etwa in Luft- und Raumfahrt oder Verteidigung. Genau hier, im Spannungsfeld aus Verfügbarkeit, Platz und Sicherheit, kann MoP seine Vorteile ausspielen.
Der Wettbewerbsdruck entsteht allerdings nicht nur durch die Speichertechnologie, sondern durch die Gesamtplattform. Intel verfolgt mit FPGA- und adaptiven Beschleunigerpfaden über „Agilex“ sowie eigene Speicher- und I/O-Strategien einen ähnlichen Ansatz, der ebenfalls auf Sicherheits- und Industriefähigkeit abzielt. Auch im Umfeld von Xilinx-nahen Ökosystemen wird seit Jahren darum gekämpft, wie schnell sich Datenpfade zwischen Host, Beschleunigern und Speicher abstrahieren lassen. Wie ein Analyst aus dem Embedded- und Infrastrukturbereich es formulierte: „Bei MoP entscheidet nicht nur die Spitzenbandbreite, sondern ob sich das Ökosystem aus Treibern, Speicherverwaltung und Security-Features sauber in bestehende Deployments integrieren lässt.“ Für Unternehmen bedeutet das: Sie müssen nicht nur Benchmarks prüfen, sondern auch Migrationspfade, Validierungszyklen und die Toolchain-Realität.
Für den Markt und die Softwareseite ergeben sich konkrete Implikationen. CXL 3.1 und PCIe 6.0 eröffnen neue Möglichkeiten für skalierbare Speicher- und I/O-Topologien, während die MoP-Integration eher wie ein „dichtes“ Subsystem funktioniert: Die Hardware ist kompakter, aber die Architektur sollte softwareseitig entsprechend geplant werden. Besonders in sicherheitskritischen Workloads—zum Beispiel für Traffic-Analyse, Bildverarbeitung, Authentifizierung oder verschlüsselte Telemetrie—kommt es darauf an, dass Kryptofunktionen, Schlüsselmanagement und Laufzeitüberwachung in die Architektur eingebettet sind. Gleichzeitig muss man Datenschutz- und Compliance-Anforderungen im Blick behalten, da moderne Systeme häufig Verarbeitung in der Nähe der Daten (Edge) ausführen und dabei personenbezogene oder sicherheitsrelevante Informationen übertragen. In solchen Umgebungen wird das Modell „Defense in Depth“ praktisch: weniger Angriffsfläche durch weniger externe Bauteile, plus harte Sicherheitsfunktionen.
AMD bringt die Gen-2-Reihe zunächst in drei Varianten heraus, um unterschiedliche Integrationsszenarien abzudecken. Neben MoP als Flaggschiff mit integriertem Speicher nennt AMD eine Variante für diskrete LPDDR5X-Bausteine („Discrete LPDDR5X“), sowie eine Auslegung für Standard-DDR5 („Discrete DDR5“). Für Systemhersteller ist das eine pragmatische Strategie: MoP kann dort dominieren, wo es auf maximale Packdichte ankommt, während diskrete Optionen Übergangs- und Portfolioanforderungen abfedern—etwa wenn bestehende Leiterplattendesigns kurzfristig angepasst werden müssen oder wenn Liefer- und Qualifikationsfenster variieren. Die Einordnung ist klar: MoP ist für kompakte, langlebige Plattformen optimiert, diskrete Varianten bleiben ein Weg, um Risiken in Validierung und Supply Chain zu reduzieren.
Der Zeitplan zeigt, wie ernst AMD die industrielle Skalierung nimmt. Erste Muster der MoP-Version sollen Ende 2026 an Kunden gehen, die Serienproduktion ist für die zweite Jahreshälfte 2027 geplant. Ein Preis wurde noch nicht genannt, was in solchen Spezialmärkten üblich ist, weil Stückzahlen niedrig sind und individuelle Abnahme- und Qualifizierungsvereinbarungen dominieren. Für Entwickler bedeutet das, dass Design- und Security-Reviews frühzeitig starten sollten: Nicht nur die Hardwareverifikation steht an, sondern auch die Überprüfung der kryptografischen Pfade, der Schlüsselrotation sowie der eingesetzten Software-Supply-Chain. Langfristig ist zu erwarten, dass sich MoP als Referenzarchitektur etabliert, sobald genügend Toolchain- und Sicherheitszertifikate verfügbar sind—und dass Wettbewerber ähnliche Packaging-Ansätze nachziehen, um Engpässe bei Speicherressourcen besser zu überbrücken.
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