LONDON (IT BOLTWISE) – Ein aktueller Teardown zu Intels Panther Lake zeigt, wie der 18A-Prozess mit Gate-all-around (RibbonFET) und Backside-Power-Delivery (PowerVia) zusammenspielt. Im Fokus steht die neue BSPD-Umsetzung, bei der Strom über eine dedizierte Rückseiten-Metallhierarchie bis zu Nano-TSVs geführt und erst dort an lokale Kontakte angebunden wird. Die Analyse ordnet das zudem in den Vergleich zu Logikdichten anderer Foundry-Knoten ein und zeigt, warum Verpackung und Heat-Extraction mit der neuen Interconnect-Logik wichtiger werden. Damit wird aus einer Roadmap ein konkretes Implementierungsbild für die nächsten Schritte bei Intel-Prozessen und Chiplet-Designs.
Panther Lake ist mehr als ein neues CPU-/GPU-Produkt: In den freigelegten Schichten wird sichtbar, wie Intel den 18A-Knoten nicht nur über Transistorarchitektur, sondern auch über die Stromversorgung auf ein neues Fundament stellt. Der Teardown beschreibt, dass Panther Lake die erste kommerzielle Umsetzung von Backside Power Delivery (BSPDN) in einem Verbraucherdesign antrifft und dabei Intels erste Iteration von Gate-all-around (GAA) als RibbonFET nutzt. Genau diese Kombination verschiebt den Engpass in der physischen Implementierung: Stromrouten rücken von den Frontside-Metallschichten ab, während die Gate-Kontrolle gleichzeitig über die umschließende GAA-Geometrie gewonnen wird. Für Entscheider ist das wichtig, weil solche „System-übergreifenden“ Prozessänderungen typischerweise mehr als nur die Transistoren betreffen – sie wirken auf Layout, Interconnect-Last, Package-Thermik und am Ende auf die Ausbeute.
Technisch betrachtet zerlegt die Analyse den Weg von der Rückseite bis zum lokalen Source/Drain-Kontakt. Bei konventionellen Designs laufen VDD/VSS häufig über denselben Frontside-Metal-Stack wie Signale; damit konkurrieren Power Rails in unmittelbarer Nähe zu den Transistoren mit Routing-Ressourcen. BSPDN verlagert die Hauptstromverteilung hinter die Transistorlage, also auf die Rückseite, um Signalspuren lokal zu entlasten. Laut Beschreibung „PowerVia“ nutzt dazu dedizierte Backside-Metallstrukturen mit nano-TSVs, die die Rückseiten-Schienen mit lokalen Anschlüssen verbinden. Intel baut dafür Interconnect-Stacks von beiden Seiten des Wafers auf: vorne liegt der Signal-Stack (M0 bis M14), hinten der Power-Stack (BM0 bis BM5). Besonders aufschlussreich ist dabei die Prozessmechanik, weil die nano-TSV-Profile aus entgegengesetzten Seiten entstehen und sich dadurch die Geometrie über Kontakt- und Substratbereiche hinweg unterscheidet – ein Detail, das später für Widerstand, Kapazität und die Prozessfenster eine Rolle spielt.
Welche Wirkung das in der Praxis entfaltet, wird im Teardown über Material- und Integrationsentscheidungen konkretisiert. Die Analyse führt aus, dass Intel die PowerVia-Pfade über Mo-lineares W (Molybdän- bzw. Mo-basierte Liner) und Cu-Schichten zu den lokalen Kontakten bringt, wobei ein Ta-Liner die Adhäsion unterstützt und eine AlO3-Etch-Stop-Schicht die nächste Dielektrik-Phase absichert. Spannend ist der Abschnitt zu doppelten AlO3-Stopps: Eine erste Etch-Stop-Funktion wird selektiv freigemacht, anschließend entfernt ein weiterer Plasma-Schritt eine Zwischenlage (u. a. SiN) und stoppt erneut auf der zweiten AlO3-Schicht. Das Ziel ist ein besser kontrolliertes Endpointing – und damit weniger Risiko für vorzeitige Metallfreilegung, die sonst abhängig von Öffnungsbreite und Aspektverhältnis zu ungleichmäßiger Erosion und potenziellen Defekten führen kann. Genau hier zeigt sich der Trade-off neuer Knoten: Mehr Schutzschichten erhöhen zwar Interface-Anteile und damit potenzielle parasitäre Kapazitäten, erlauben aber dafür ein robusteres Fertigungsfenster. Für das Systemdesign bedeutet das: Die „neuen“ Kostenblöcke liegen weniger in reiner Gate-Dimensionierung, sondern in der Balance aus Prozessstabilität, elektrischer Bilanz und thermischer Ableitungsfähigkeit.
Auf der Geräteebene setzt Intel für 18A laut Analyse auf RibbonFET als GAA-Variante, die die klassische FinFET-Evolution in eine horizontale Nanosheet-Stapelung überführt. Statt eines dreiseitigen Gate-Wraps wie bei FinFET soll das Gate bei GAA die Kanalstruktur von allen Seiten umschließen. Der Teardown beschreibt, dass Intel dabei vier Nanosheets pro Stack einsetzt und die Sheetbreite innerhalb der Designregeln variiert – breitere Sheets erhöhen den Drive, während schmalere Sheets Leckage-/Kapazitätskennwerte beeinflussen. Ergänzend wird der Vergleich zu Samsung SF2 als Referenzknoten herangezogen, wobei SF2 als GAA-Foundry-Stand beschrieben wird, aber ohne BSPD-Ansatz – damit eignet sich der Vergleich, um 18A zumindest qualitativ über die Interconnect-Entkopplung einzuordnen. Die Messungen nennen zudem eine ähnliche Logikdichte von Panther Lake (18A Compute) und einer TSMC-N3E-GPU-Logik im „ähnlichen“ Dichtebereich, während 18A bei Peak-Dichte nicht mit N3P, N2 oder Samsung SF2 in einem Spitzenvergleich gleichzieht.
Auch die Verpackung ist im Ergebnis nicht „nur Transportmedium“, sondern Teil der Architektur. Panther Lake setzt demnach auf eine Foveros-S-Assemblierung mit separaten Kacheln: eine Compute-Kachel, eine GPU-Kachel und eine I/O-Kachel sitzen auf einer passiven Base Tile. Dabei nutzt Panther Lake für die Compute- und die GPU-Varianten unterschiedliche Prozessorte: Die Compute-Varianten verwenden Intel 18A, die Xe3-GPU-Optionen kommen entweder auf Intel 3 (kleineres GT1 mit 4 Xe3-Kernen) oder auf TSMC N3E (größeres GT2 mit 12 Xe3-Kernen). Wichtig ist die Konsequenz für die Interconnect-Planung: PowerVia entkoppelt die Hauptstromschienen von Frontside-Routing-Trackdichte, während die Package-Struktur über Mikrobump-RDL und TSVs die Kacheln mit dem Substrat und letztlich mit den Board-Lötstellen verbindet. Der Teardown hebt außerdem hervor, dass das Layout den Speichercontroller „näher“ an die CPU-Logik bringt und damit D2D-Transferpfade reduziert – was bei neuen Package-Interfaces nicht nur Latenz, sondern auch Interface-Energie beeinflussen kann.
Für die Markt- und Engineering-Perspektive lässt sich daraus ein klarer Schluss ableiten: Wenn ein Prozessknoten gleichzeitig Transistorform (RibbonFET) und Stromverteilung (PowerVia/BSPD) neu denkt, verschieben sich die Erfolgskriterien. Nicht nur Performance pro Watt oder Rohdichte entscheidet, sondern auch Yield-Risiken in den neuen Interconnect-Stacks, die thermische Führung durch die Package-Lage sowie die Fähigkeit, Designregeln so zu abstrahieren, dass sie in wiederverwendbare Standardzell-/Blockbibliotheken passen. Der Teardown argumentiert daher, dass ein nachhaltiger Wettbewerbsvorteil nur dann entsteht, wenn sich die Änderungen in Produkten reproduzierbar wiederfinden – über Core, NPU und Grafik bis hin zu Speicher-PHYs. Genau damit wird Panther Lake zu einem Signal: Intel zeigt nicht lediglich Konzeptskizzen, sondern konkrete Fertigungsentscheidungen, die zukünftige Implementierungen für größere Serien- und Server-Szenarien „iterierbar“ machen.
Für Entwickler, die die nachfolgenden Generationen planen, ergibt sich daraus ein praktischer Blick auf Abhängigkeiten: Wenn Backside-Power-Delivery die Frontside-Spuren entlastet, kann das Routing- und Timing-Constraints in Standardzellen spürbar verändern; gleichzeitig steigen aber die Anforderungen an Interconnect-Materialien (z. B. Liner/Barrier-Kombinationen), Etch-Stop-Stacks und an die Paketplanung. Wer Tools, Bibliotheken oder IP-Layer pflegt, sollte daher nicht nur auf Gate-Parameter schauen, sondern auf die gesamte Signal-/Power-Topologie vom nano-TSV bis zur thermischen Ankopplung. In der Summe ist Panther Lake damit ein hochrelevanter Engineering-Referenzpunkt für jeden, der 18A als Plattform in reale Systemarchitekturen überführen will – und für Teams, die verstehen möchten, warum „Prozessfortschritt“ bei modernen Knoten längst auch ein Packaging- und Integrationsfortschritt ist.
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