SHANGHAI / LONDON (IT BOLTWISE) – Yuanjiwei will mit einer 2D-Semiconductor-Pilotlinie schon jetzt Produktionsschritte testen und den Sprung zu einem 90-nm-ähnlichen Fertigungsniveau bis Ende 2026 anpeilen. Das Startup stellt dafür ein PDK v0.1 für eine 500-nm-8-Zoll-Linie bereit und öffnet seine Foundry-Tape-out-Dienste für externe Teams. Bis 2029 soll außerdem ein vollständig inländischer Prozess folgen, der sich an 5-nm-Chips orientiert – ohne EUV-Lithografie. Im Hintergrund treiben parallel europäische Pilotprojekte und die großen Player imec, TSMC und ASML die Skalierung auf größere Wafer voran.
Yuanjiwei, ein Startup mit Sitz in Shanghai, behauptet, mit einer „Pilot Production Line“ für 2D-Halbleiter den nächsten Reifestatus der Materialklasse anzustoßen. Entscheidend ist dabei weniger der akademische Nachweis einzelner Transistoren als der Schritt in die industriell nutzbaren Prozess- und Design-Workflows. Laut den vorliegenden Angaben soll die Plattform eine 500-nm-Prozesstiefe auf einer 8-Zoll-Linie adressieren und externe Nutzer über Foundry-Tape-out-Dienste einbinden. Damit wird aus dem Forschungsthema „MoS₂/WS₂ & Co.“ ein potenzieller Baustein für integrierte Schaltungen, bei denen Ausbeute, Variabilität und Teststrategie früh mitgedacht werden müssen.
Technisch betrachtet ist die Bereitstellung eines PDK (Process Design Kit) der zentrale Hebel für das Ökosystem: Nur wenn Design-Teams Regeln für Schichtstack, Design-Rule-Clearing und elektrische Korrekturen erhalten, lässt sich aus einem Schaltplan überhaupt ein Layout erstellen, das in der Fertigung reproduzierbar ankommt. Yuanjiwei hat demnach Version 0.1 seines PDK veröffentlicht und koppelt sie an die 8-Zoll-Linie. Zusätzlich startet das Unternehmen Tape-out-Services, also die „Übergabe“ fertigungsspezifischer Masken-/Layoutdaten an den Foundry-Prozess. Aus Sicht der KI- und Hardware-Industrialisierung ist das auch deshalb relevant, weil Test- und Messdaten später in Modellierung und Yield-Optimierung zurückfließen können.
Als Zeithorizont nennt Yuanjiweis Führung Ziele, die zwar ambitioniert sind, aber eine klare Strategie erkennen lassen: bis Ende 2026 soll ein Fertigungsprozess entstehen, der sich von der Leistungsfähigkeit her mit einem 90-nm-Silizium-Knoten vergleichen lässt. Bis 2029 plant das Startup einen vollständig inländischen Prozess, der sich an einem 5-nm-Level für Chips orientiert. Auffällig ist dabei der Verzicht auf EUV-Lithografie in dieser Zielsetzung. Der Punkt ist nicht nur Kostenkontrolle, sondern auch die Frage, welche Prozessketten Yuanjiwei für 2D-Materialien priorisiert: ob die Skalierung primär über Lithografie-Aspekte, Ätzroutinen, Kontaktbildung oder über eine bessere laterale Stabilität der Schicht erreicht wird.
Für das Material selbst gibt es allerdings einen grundlegenden Kontext: Hochschulen und nationale Labore fertigen 2D-Transistoren seit Jahren regelmäßig, unter anderem auf Basis von MoS₂ oder WS₂. Der Weg reicht dabei von exfolierten Flakes bis zu wafer-skaligen Filmen, die per CVD gewachsen werden. Genau an dieser Stelle trennt sich Prototyp von Produktion: Bei 2D-Schichten sind Homogenität, Defektdichte und Grenzflächenqualität häufig die limitierenden Faktoren. Gleichzeitig läuft in Europa ein 2D-Pilot-Line-Projekt, das Prototyp-Services für Graphen und ähnliche Materialien auf 200-mm-Wafern bereitstellt. Beide Ansätze zeigen: Ohne Prozesskonsistenz über Wafergrößen hinweg bleibt 2D-Halbleiter technologisch „einzelstückig“.
Im Wettbewerb lohnt ein Blick auf die großen Akteure. In jüngeren Demonstrationen haben im Umfeld von Skalierung und Prozessintegration sowohl imec als auch TSMC und ASML Fortschritte bei 2D-Prozessen adressiert; genannt wird beispielsweise ein 300-mm-Ansatz für 2D-Verarbeitung. Diese Größenordnung ist strategisch, weil sie die Schnittstelle zur bestehenden Supply Chain betrifft: Fertigungs-Equipments, metrologische Verfahren und die gesamte Testinfrastruktur lassen sich eher integrieren, wenn 200- oder 300-mm-Wafer im Fokus stehen. Yuanjiweils 8-Zoll-Fokus kann trotzdem sinnvoll sein, wenn es primär um Lernkurven in Defektmanagement und Kontaktierung geht – aber die Vergleichbarkeit zu 300-mm-Ökosystemen wird für die nächste Marktphase entscheidend.
Ein weiterer Knackpunkt ist die geplante heterogene Verpackung: Yuanjiwei will 2D- und 3D-Chips über heterogene Packaging-Konzepte kombinieren. Das adressiert eine bekannte Strategie in der Halbleiterbranche: 2D könnte zunächst dort wirtschaftlich werden, wo es besondere elektrische Eigenschaften liefert, während „klassische“ 3D-Technologien die Logikkomplexität oder Speicherhierarchien abdecken. Aus technischer Sicht bedeutet das, dass Packaging nicht als Randthema behandelt werden darf, sondern als Teil des Systemverhaltens: thermische Zyklen, mechanische Spannungen und Interconnect-Qualität beeinflussen die Zuverlässigkeit der 2D-Schichten. Der frühe Fokus auf Packaging könnte Yuanjiwei damit einen Pfad eröffnen, um die Performance schneller in Produkte zu übersetzen.
Marktseitig ist vor allem relevant, wie schnell externe Teams ihre Designs in reale Fertigungsdaten zurückübersetzen können. Tape-outs auf einer Pilotlinie sind dabei ein frühes Signal für die Bereitschaft von Ökosystempartnern, Risiko zu investieren: Wer heute Layouts einreicht, erhofft sich im Gegenzug Prozesskarten, Messdaten und Anhaltspunkte zur Yield-Entwicklung. Für Unternehmen, die in Richtung KI-Edge-Geräte oder spezielle Sensorik denken, kann das mittelfristig eine Chance sein, wenn 2D-Bauteile Vorteile bei Schaltverhalten, Leckstrom oder Energieprofilen liefern. Gleichzeitig bleibt das Risiko hoch: Pilotbetrieb heißt selten „planbarer Skalenerfolg“, und der Markt wird sehr genau prüfen, ob sich Defekte und Streuungen in den Griff bekommen lassen.
Für Regulierung und Sicherheit spielt auch bei 2D-Fertigung die „Soft“-Ebene eine große Rolle. Selbst wenn keine konkreten Compliance-Details genannt sind, gelten in der Halbleiterindustrie typischerweise strenge Anforderungen an IP-Schutz, Lieferkettenverträge und Exportkontrollrisiken bei sensibler Fertigungstechnologie. Dazu kommt, dass PDKs und Tape-out-Workflows oft mit einer Daten- und Zugriffsmodell-Logik verbunden sind, die Schutzmechanismen im Design- und Maskenhandling erfordert. Wer diese Aspekte in Pilotphasen sauber aufsetzt, hat später bessere Karten bei industriellen Kundenanforderungen. In den nächsten Jahren wird außerdem die Frage wachsen, ob sich EUV-freie Zielpfade technisch bewähren oder ob einzelne Schritte doch eine Lithografie-Modernisierung erzwingen.
Aus heutiger Sicht ist Yuanjiweis Ankündigung vor allem ein Zeit- und Integrationsindikator: Das Startup versucht, aus 2D-Halbleitern ein Foundry-relevantes Kapitel zu machen, statt nur Materialprototypen zu liefern. Der Erfolg wird sich daran messen, ob sich PDK und Tape-out-Services zu wiederholbaren, messbaren Prozessfenstern entwickeln lassen, und ob die Roadmap von 90-nm-ähnlichen Zielen bis 2026 bis hin zu einem 5-nm-äquivalenten Prozess bis 2029 ohne EUV realistisch bleibt. Parallel werden europäische und internationale Initiativen die Benchmark bei Wafergrößen und Prozessreife setzen. Für Entwickler und Hardware-Teams bedeutet das: Wer jetzt mit Pilotlinien Designs testet, kann später schneller skalieren – muss aber mit Lernkurven, Iterationszyklen und potenziellen Yield-Sprüngen rechnen.
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