BERLIN / LONDON (IT BOLTWISE) – Meta stellt auf der ISCA 2026 einen ASIC namens „Vistara“ vor, der DDR4-Speicher über CXL 2.0 an moderne DDR5-Serverplattformen anschließt. Damit will der Konzern „MemServer“-Setups effizienter machen und den Bedarf an KI-Inferenz-Hardware reduzieren. Die Idee zielt auf ein praktisches Problem: Speicher überlebt häufig mehrere Server-Generationen, während Upgrades meist komplett neu aufgesetzt werden. Parallel treiben Hersteller wie Kioxia, Samsung und SK Hynix ihre Chip-Roadmaps voran, während Micron von einem strukturellen Engpass bei KI-Beschleunigern spricht.
Meta hat auf der International Symposium on Computer Architecture (ISCA 2026) Ende Juni einen ungewöhnlichen Hebel für KI-Infrastrukturen gezeigt: Der Konzern entwickelt einen eigenen Chip, der DDR4-Arbeitsspeicher nicht verschrotten lässt, sondern ihn in modernen Servern wieder verwendbar machen soll. Statt komplette System-Upgrades als „Alles-oder-nichts“-Vorhaben zu behandeln, setzt Meta auf eine Brücke zwischen Generationen. Der im Kontext „MemServer“ beschriebene Ansatz adressiert damit ein typisches Rechenzentrums-Problem: Rechen- und Beschleunigerzyklen laufen oft schneller als die wirtschaftliche Lebensdauer von Speicherbeständen. Meta will so Investitionsschutz mit Performance-Planbarkeit kombinieren.
Konkret handelt es sich um einen Vistara getauften ASIC (Application-Specific Integrated Circuit), der als CXL-2.0-Controller fungiert. Damit kann der Chip DDR4-Arbeitsspeicher an DDR5-basierte Serverplattformen anbinden, ohne dass die Software und Plattformlogik komplett umgebaut werden muss. Technisch knüpft das an die Idee an, Speicher über standardisierte Interconnects als wiederverwendbare Ressource zu behandeln. Meta nennt 158-Kern-AMD-EPYC-Turin-Prozessoren als Basis und kombiniert 768 Gigabyte DDR5-6400 mit zusätzlichen 256 Gigabyte DDR4-2400 über die Vistara-Karten. Für die Praxis ist entscheidend, dass die nötigen Linux-Treiber bereits als Open Source veröffentlicht wurden.
Der Nutzen lässt sich laut Meta in zwei Kennzahlen fassen: Die Architektur reduziert die benötigte Anzahl an KI-Inferenz-Servern um bis zu 25 Prozent und senkt den Aufwand für Job-Neustarts um ein Drittel. Beides hängt in Rechenzentren unmittelbar an der Fähigkeit, Lasten stabil aufrechtzuerhalten und Kapazität effizient zu orchestrieren. Im Unterschied zu reinen „Mehr RAM“-Argumenten geht es hier um die Nutzung vorhandener Module in einer neuen Plattformgeneration. Ein technischer Vergleich verdeutlicht den Punkt: Während Cloud-Anbieter und große Plattformen bei jeder Hardwarewelle häufig neue Speicherlandschaften aufbauen, setzt Vistara auf Speicher-Pooling über eine Interconnect-Schicht. Das verschiebt die Planungslogik weg von kompletten Cutovers hin zu inkrementellen Erweiterungen.
Am Markt trifft dieser Ansatz auf eine parallele Entwicklung: Der Wettbewerb um Speicherbandbreite und Kapazität bleibt extrem dynamisch. Samsung hat auf der COMPUTEX 2026 Anfang Juni HBM4E vorgestellt, das laut Angaben um 30 Prozent mehr Kapazität bietet und über vier Terabyte pro Sekunde Bandbreite erreichen soll. Auch hier ist die Architektur entscheidend: Ein 4-Nanometer-Logik-Base-Die bildet das Herzstück; für HBM5 nennt Samsung zudem eine Kühltechnologie namens „Heat Path Block“. SK Hynix verfolgt dagegen ein „Full-Stack“-Portfolio mit HBM4, HBM4E sowie speziellen Formfaktoren wie SOCAMM2 und Enterprise-SSDs. Gartner erwartet für 2026 ein HBM-Umsatzwachstum von 92 Prozent.
Die zweite Marktlinie kommt von Kioxia und Micron und zeigt, dass „Speicher“ zugleich ein Kosten- und Lieferkettenproblem ist. Kioxia startet die Musterauslieferung für seine zehnte BiCS-FLASH-Generation: 1-TBit-TLC-Speicherchips mit 332 Schichten, einer Bit-Dichte von 59 Prozent mehr gegenüber der Vorgängergeneration und einer Zielausrichtung auf KI-optimierte Enterprise-SSDs. Die NAND-Schnittstelle erreicht dabei 4,8 Gigabit pro Sekunde, während Schreib- und Lesevorgänge laut den Angaben um 18 beziehungsweise 30 Prozent verbessert werden sollen. Micron dagegen warnt: Der HBM-Ausstoß für 2026 sei bereits verkauft, ein „struktureller Engpass“ in der KI-Beschleuniger-Produktion entsteht.
Für die Unternehmenspraxis ist die Kombination aus Vistara und den HBM-/NAND-Roadmaps relevant, weil sie unterschiedliche Engpässe adressiert: Interconnect- und Speicherplanung auf der Systemebene versus Kapazität und Bandbreite auf Chip-Ebene. Micron rechnet deshalb mit Gegenmaßnahmen wie der 9,3 Milliarden Euro teuren Erweiterung des Werks in Hiroshima, die von der japanischen Regierung mit umgerechnet rund 3,3 Milliarden Euro unterstützt wird; erste Auslieferungen erwartet der Konzern für Sommer 2028. Zusätzlich bindet Micron über 16 strategische Kundenverträge etwa ein Drittel seiner NAND-Produktion bis 2030 und nennt dafür einen Gesamtwert von rund 100 Milliarden Euro. Wer diese Entwicklungen zusammen denkt, erkennt: Vistara kann die Effizienz der vorhandenen Plattformen erhöhen, während Herstellerparallelität über HBM- und NAND-Verfügbarkeit entscheidet.
Damit rückt auch die regulatorische Seite in den Blick, selbst wenn Meta primär eine technische Lösung beschreibt. In der Praxis müssen Rechenzentren und KI-Teams ihre Systeme dokumentieren: Welche Modelle laufen auf welcher Infrastruktur, wie werden Datenflüsse kontrolliert, und welche Risiken ergeben sich aus wiederholten Job-Starts, Checkpoints und Schnittstellenänderungen? Je stärker Unternehmen ihre Speicher- und Interconnect-Topologien verändern, desto wichtiger werden Nachweise für Betriebsprozesse, Logging, Zugriffssteuerung und Datenhaltung. Gerade wenn Treiber als Open Source veröffentlicht werden, steigen zugleich die Anforderungen an sichere Supply-Chain-Prozesse, etwa bei Patch-Management, Build-Reproduzierbarkeit und Signaturen. Vistara kann dann zum Baustein werden, aber nur, wenn Betrieb und Compliance sauber verzahnt sind.
Der Ausblick bleibt groß und zugleich nuanciert. Marktforscher sehen den Data-Center-Speichermarkt bis 2030 bei 1,4 Billionen Euro, was einem Sprung von 60 Milliarden Euro gegenüber 2024 entspricht. McKinsey schätzt die gesamten Kapitalausgaben für KI-Berechnung bis zum Ende des Jahrzehnts auf 5,2 Billionen Euro, und bereits 2026 sollen KI-Rechenzentren rund 70 Prozent aller weltweit produzierten Speicherchips binden. In diesem Umfeld kann Meta Vistara besonders für Anbieter und Betreiber interessant sein, die heterogene Hardwarebestände haben und Inferenz-Workloads mit klaren Nutzungsfenstern betreiben. Die nächste Entwicklung ist plausibel: Mehr Interconnect-Controller, mehr „Memory Lifecycle“-Konzepte und zunehmend standardisierte Treiberpfade, damit Speichererweiterungen ohne komplette Plattform-Neuaufbauten planbar bleiben.
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