LONDON (IT BOLTWISE) – SK Hynix stellt auf Hot Chips 2026 seine Strategie für Advanced Packaging bei HBM vor und verknüpft sie mit dem Weg in Richtung 3D-Stacks. Im Fokus stehen sowohl Mechanik- und Wärmeeffekte bei wachsenden TSV-Zahlen als auch neue Verbindungs- und Bonding-Ansätze. Der Vortrag skizziert konkret, wie sich Hybrid Bonding gegenüber MR-MUF bei thermischen Kennwerten und TSV-Pitch vorteilhaft auswirken kann. Außerdem kündigt das Unternehmen ein Hotspot-Konzept im Bereich der D2D-PHY an, um die nächste Leistungsstufe zu erreichen.
SK Hynix nimmt den HBM-Ausbau nicht nur als reine Speicher-Charakteristik in den Blick, sondern als paketierte Systemfrage: Je höher die Bandbreite und je mehr Lagen ein Stack trägt, desto stärker verschieben sich die Engpässe weg vom DRAM-Die hin zu TSV-Flächen, Mikro-Bump-Parametern, Warpage-Management und der Wärmeabfuhr. Genau an dieser Stelle setzt das Unternehmen laut seinem Auftritt auf Hot Chips 2026 an und beschreibt, wie Advanced Packaging die Skalierung von HBM-Generationen beschleunigen soll – inklusive der nächsten Schritte in Richtung 3D-Integration. Der Kern ist dabei weniger ein einzelnes Bauteil als die durchgängige Abstimmung zwischen Die-Stacking, Interposer- und Bonding-Technologie sowie den späteren Kundenschnittstellen.
Zum technischen Fundament ordnet SK Hynix erst die heutige HBM-Mechanik ein: HBM besteht aus einem gestapelten 3D-Stack, in dem mehrere Core-Dies (DRAM-ICs) über TSVs (Through-Silicon-Vias) mit einer Base-Die-Ebene verbunden werden. Die aktuell maximale Stapelhöhe wird mit 16-Hi skizziert, also einem Stack mit bis zu 16 Lagen. Aus der Beschreibung lässt sich auch die interne Struktur ableiten: pro Rank sind vier Lagen vorgesehen, ein 16-Hi Stack umfasst damit vier Ranks, und jede Lage trägt vier Kanäle, die wiederum auf insgesamt 16 Bänke einzahlen. Wichtig für das Systemdesign ist auch die Trennung der Rollen: HBM und GPU bleiben getrennte Chips, werden aber per 2,5D-Packaging auf demselben Silizium-Interposer montiert, während jeder HBM-Moduleinheit 1024 IOs über 16 Kanäle an den Interposer und anschließend zur XPU (über eine PHY) adressiert.
Für den Marktkontext verknüpft Hynix die Packaging-Entscheidungen mit konkreten Zielgrößen. Während GDDR6 in typischen Konfigurationen 24 GB und 768 GB/s Bandbreite liefert, adressiert HBM3E mit vier Stacks gleichzeitig Platz- und Bandbreitenhebel: laut Darstellung spart es bis zu die Hälfte des Platzbedarfs und erreicht bis zu 144 GB Kapazität sowie 4 TB/s Bandbreite. Die Roadmap geht weiter zu HBM4 als Spitzenprodukt, das bis zu 24 Gb DRAM-Dichten anstrebt, Kapazitäten bis 36 GB, 2048 IO-Bits und IO-Geschwindigkeiten bis 8 Gbps. Dazu kommt eine genannte Bandbreiten-Spanne von bis zu 2048 GB/s. Mit diesen Zielen wächst jedoch der mechanische Fußabdruck: Für HBM4 werden eine größere Paketbauhöhe und ein höherer Integrationsgrad bei TSVs und Mikro-Bumps genannt – als Resultat wird nicht nur mehr Material in den Stack gebracht, sondern auch die Anzahl der Verbindungswege gesteigert, was unmittelbar die Prozessfenster für Warpage und thermische Pfade beeinflusst.
Die Präsentation konkretisiert anschließend, warum sich die Wahl der Packaging-Technologie im Alltag meist stärker auswirkt als im Datenblatt. SK Hynix nennt zwei dominante Ansätze: Thermo-Compression plus Non-Conductive Film (TC+NCF) sowie Mass Reflow plus Molded Underfill (MR+MUF). TC+NCF gilt dem Unternehmen nach als vorteilhaft beim Widerstand gegenüber Die-Warpage, bringt aber höhere thermische Widerstände und eine niedrigere Produktivität mit. MR+MUF liefert dagegen höhere Produktivität und niedrigen thermischen Widerstand, ist aber stärker warpage-anfällig und weist zudem Lückenfüll-Effekte auf. Auf Basis dieser Abwägung setzt Hynix bei 16-Hi HBM3E bereits auf ein Advanced MR-MUF-Setup und nennt zwei neue Technologien zur Stabilisierung: Warpage Control sowie Fine-Pitch Int’n und Narrow Gap-fill. Dabei werden Parameter entlang der gesamten Geometrie sichtbar: Die Paketbauhöhe bleibt bei 775 Mikrometern, die Chipdicke wird auf 0,9x reduziert, die Gap-Höhe auf 0,5x gesenkt und die Bump-Pitch auf 0,9x gedrückt – Ziele, die zeigen, dass die Skalierung im Packaging-Bereich nicht allein über mehr Lagen, sondern über feinere Abstände erreicht werden soll.
Der schwierigere Teil kommt bei der nächsten Leistungsstufe: SK Hynix beschreibt als zentrale Herausforderungen zwei Lastbilder. Erstens steigt die Leistungsaufnahme, sobald die Bandbreitenanforderungen weiter wachsen. Zweitens verschärfen sich thermische Probleme zusammen mit der TSV-Flächenentwicklung. Obwohl die TSV-Pitch schrumpft, wächst die Fläche weiter, weil die Anzahl der TSVs zunimmt. Gleichzeitig ordnet Hynix dem Roadmap-Tempo eine zusätzliche thermische Mehrlast zu: Bei einer nahezu doppelten Bandbreite pro zwei Generationen entstehe eine 2,2-fache thermische Belastung für bestehende Prozesse und Packaging-Technologien. Diese Kopplung aus Leistungsdichte und mechanischen Spannungen erklärt auch, warum Hybrid Bonding als nächster Schritt plausibel wird: Es soll über den 16-Hi-Bereich hinaus helfen, indem es mit einem engeren Pitch mehr Performance ermöglicht und gleichzeitig bessere thermische Leitfähigkeit über die Bond-Schicht bietet. In der Darstellung wird dabei ein Vergleich zu MR-MUF gezogen: Hybrid Bonding erreiche eine 24% dickere Core-Die-Schicht und eine TSV-Pitch unter 18 Mikrometern, bei zugleich 35% niedrigerem thermischem Widerstand.
Ergänzend zur Verbindungstechnologie adressiert SK Hynix die lokale Wärmeentstehung: Analog zu Ansätzen wie Samsungs HPB (Heat Path Block) arbeitet das Unternehmen an einem Hotspot-Mitigationskonzept namens I-HBM. Dabei soll ein Bauteil mit hoher thermischer Leitfähigkeit, aber elektrisch isolierender Wirkung direkt im Bereich der HBM D2D PHY eingebettet werden – nahe am Hotspot. Auf diese Weise will Hynix einen dedizierten Wärmeabfuhrpfad schaffen, der laut Darstellung zu einer zusätzlichen Senkung des thermischen Widerstands von über 30% führt. Parallel dazu rückt auch die Systemelektrik in den Fokus, wenn HBM in Bandbreite weiter skaliert: Die nächsten Schritte umfassen mehr TSVs, höhere IO- und Logik-Geschwindigkeiten sowie Maßnahmen für Power und PDN. In der Beschreibung wird betont, dass moderne und optimierte Logic-Foundry-Prozesse genutzt werden sollen, ergänzt durch Power-TSVs, die sich „überall“ in die Struktur verteilen, um PDN zu verbessern. Damit wird klar: Die Packaging-Strategie ist bei HBM nicht mehr nur „Montage“, sondern ein integraler Teil von Architektur und Zuverlässigkeit – gerade wenn Stack-Höhen in Richtung 16 bis 20 steigen und sich 3D-Integrationskonzepte mit Logik verdichten.
Am Ende verweist SK Hynix auch auf den Blick Richtung 3D-Ebene über den Speicher hinaus. Das Unternehmen „teasert“ laut der Materialbasis Intel EMIB als Verpackungsbaustein in einer 2,5D-HBM-Lösung und stellt daneben weitere CoWoS-Varianten (CoWoS-L, CoWoS-R und CoWoS-S) gegenüber. Die implizite Botschaft: unterschiedliche Advanced-Packaging-Technologien erzeugen unterschiedliche Stressprofile auf HBM und Interposer, was wiederum die Auslegung von Materialien, Prozessfenstern und Qualitätsprüfungen beeinflusst. Für die weitere Zukunft nennt Hynix 3D-Integration als Leitidee, bei der HBM auf Beschleunigerbausteinen gestapelt werden kann – ein Schritt, den viele Marktteilnehmer erst erwarten, wenn fortgeschrittene Logikfertigung und fortgeschrittene Packaging-Prozesse hinreichend ausgereift sind. Für Unternehmen, die HBM-gestützte Plattformen planen, bedeutet das vor allem: Die Roadmap entscheidet sich nicht nur im Speicher-Controller oder bei den PHYs, sondern bereits in der Toolchain rund um Interposer, Bonding und Thermalsimulation.
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