KUMAMOTO / LONDON (IT BOLTWISE) – TSMC hält an 64 Milliarden US-Dollar Investitionen fest und will die 2-Nanometer-Kapazität bis Ende 2026 deutlich ausbauen. Gleichzeitig belasten Lieferverzögerungen rund um DRAM-Lieferungen die Fertigstellung bestimmter Apple-SoCs, weil Teile bereits bei der Auftragsfertigung zwischenlagern. Parallel startet der Chip-on-Wafer-Teilprozess in Richtung Partner-Weitergabe, um Engpässe in der KI-Lieferkette zu glätten. Im japanischen Kumamoto läuft das erste Werk nach einem Erdbeben mit Stärke 7 wieder vollständig hoch.
TSMC treibt seine 2-Nanometer-Roadmap mit einer Zielgröße voran, die vor allem für KI-getriebene Chipdesigns und datennahe Rechenzentren relevant ist: Bis Ende 2026 soll die monatliche Kapazität für 2nm auf 100.000 Wafer steigen. Der Auftragsfertiger bestätigt dabei sein Investitionsbudget von 64 Milliarden US-Dollar für das laufende Jahr, obwohl es laut Berichtslage zugleich zu Verzögerungen in der Lieferkette gekommen ist. Im Börsenhandel wird die Nachricht am Donnerstag mit einem Kursplus untermauert; die Aktie notierte dabei bei 365,00 Euro und stieg um 1,67 Prozent. Für die Planungssicherheit zählt in diesem Umfeld weniger das einzelne Quartal als die Frage, ob sich Auslastung und Materialfluss über mehrere Prozessstufen stabil halten lassen.
Der Engpass lässt sich technisch gut einordnen: In der Fertigungs- und Auslieferungskette sind nicht nur Lithografie-Schritte entscheidend, sondern auch die Verfügbarkeit nachgelagerter Komponenten wie DRAM-Speicher. Medienberichte zufolge lagern in den Fertigungshallen derzeit fertige Wafer im Wert von rund einer Milliarde US-Dollar, die für Apple bestimmt sind, jedoch nicht für das kommende iPhone 18 final ausgeliefert werden können. Der Grund liegt offenbar darin, dass notwendige DRAM-Lieferungen von Drittanbietern ausbleiben, wodurch System-on-Chip-Pakete (SoC) nicht rechtzeitig fertig werden. Für TSMC bedeutet das: selbst wenn die Waferproduktion planbar läuft, kann der Abnahmetakt durch Pack- und Speicherabhängigkeiten „hängen bleiben“ – und genau dort entsteht auch der gemeldete Lagerbestand an unfertigen Prozessoren.
Um solche Kapazitätslücken abzufedern, verlagert TSMC laut Berichtslage Teile seines spezialisierten „Chip on Wafer“-Verpackungsprozesses in Richtung Partner. Die Idee dahinter ist im Kern eine Entkopplung: Wenn ein Engpass in einem Abschnitt der Prozesskette auftritt, soll ein alternativer Pfad die Durchlaufzeit verkürzen oder zumindest die Auslastung der vorgelagerten Schritte stabilisieren. Genannt wird als Partner unter anderem die ASE Technology Holding Co. Diese Strategie ist in der Halbleiterindustrie nicht neu, aber sie gewinnt gerade dann an Gewicht, wenn mehrere führende Kunden gleichzeitig auf hochmoderne Knoten setzen und die Nachfragebreite über KI-Beschleuniger, Networking-ICs und High-End-Consumer-Hardware hinweg zunimmt. Daneben zeigt die operative Schlagzeile aus Japan, wie stark Produktions-Resilienz inzwischen in die Gesamtplanung hineinspielt: Das erste Werk im japanischen Kumamoto ist nach einer vorübergehenden Evakuierung infolge eines Erdbebens der Stärke 7 wieder vollständig in Betrieb.
Technisch betrachtet ist die 2nm-Zielgröße vor allem deshalb ein „Markerthema“, weil sie eine reale Steigerung der Wafer-Durchsätze impliziert und damit die Lernkurve in Yield, Prozessstabilität und Testkapazitäten. Medienberichten zufolge plant TSMC, die monatliche Kapazität für 2nm bis Ende 2026 auf 100.000 Wafer auszudehnen – gegenüber einem aktuellen Niveau von etwa 20.000 Wafern pro Monat entspricht das einer Verfünffachung. Gleichzeitig soll der 3nm-Ausbau schneller vorankommen als ursprünglich geplant: Ein Ziel von 180.000 Wafern pro Monat könnte bereits im vierten Quartal 2026 erreicht werden. Als Treiber werden Großaufträge von Nvidia, AMD und Broadcom genannt. Für Entscheider in der KI-Infrastruktur ist die praktische Folge klar: Mit mehr produktiven Kapazitäten sinkt tendenziell der Druck auf kurzfristige Allokationen – vorausgesetzt, auch Lieferketten für Materialien, Verpackung und Speicher laufen in derselben Geschwindigkeit nach.
Neben Kapazitäten verschiebt sich in solchen Phasen häufig auch das Preisbild. Berichten zufolge plant TSMC für Januar 2027 Preiserhöhungen zwischen 5 und 10 Prozent für Fertigungsdienstleistungen, besonders für ältere Prozessknoten. Das passt zu einem typischen Muster in reifen Produktlinien: Wenn neue Knoten (wie 3nm und 2nm) die Nachfrage priorisieren, werden Kapazitäten in älteren Verfahren nicht zwangsläufig im gleichen Umfang „gehalten“, sondern wirtschaftlich neu bepreist. Für den Ausblick ist außerdem die Umsatzdynamik relevant: TSMC konnte im zweiten Quartal 2026 den Umsatz im Vergleich zum Vorjahr um 36,0 Prozent steigern, und die Unternehmensführung hob anschließend die Prognose für das jährliche Umsatzwachstum auf etwas über 40 Prozent auf US-Dollar-Basis an. In der Praxis beobachten viele Kunden-Teams, dass solche Preisanpassungen die Einkaufsplanung verändern, weil sie Budgets entlang der Prozessmix-Strategie neu kalibrieren.
Unterdessen stützen Analysten die Erwartungen, zumindest was die Nachfrage nach den „fortgeschrittenen“ Fertigungsstufen betrifft. Die Analysten der Erste Group haben am Montag ihre Gewinnprognose für das Geschäftsjahr 2026 auf 16,69 US-Dollar je Aktie angehoben, als Begründung wird eine über den Erwartungen liegende Nachfrage nach 3nm- und 5nm-Fertigungsschritten genannt. Zusätzlich sendet das Management ein Signal über die eigene Überzeugung: Vizepräsident Bor-Zen Tien erwarb am Montag weitere 1.000 Aktien, nachdem er bereits im Juli ein Paket von 4.000 Papieren gekauft hatte; damit hält er nun direkt 14.051 Anteile. Für Anleger bleibt trotzdem ein Kalenderpunkt wichtig: Der 16. September ist als Ex-Dividenden-Tag für die Ausschüttung aus dem ersten Quartal 2026 genannt. Bis dahin dürfte die Aktie auch weiterhin stark darauf reagieren, wie gut TSMC die gemeldeten Lieferkettenprobleme in operative Durchlaufzeiten übersetzt – und ob die 2nm-Ausweitung bis Ende 2026 die gewünschte Geschwindigkeit erreicht.
Aus Sicht der Branche ist damit weniger ein einzelnes Schlagwort entscheidend, sondern die Kombination aus Kapazitätsausbau, Prozess-Resilienz und Lieferkettensteuerung. Gerade KI-lastige Designs hängen an mehreren Taktgebern: Sie benötigen nicht nur moderne Knoten, sondern auch stabile Verpackung, verlässliche Speicherzulieferung und eine Test- und Abnahmekette, die nicht bei jeder Komponente neu „anfängt“. Wenn TSMC die 2nm-Kapazitäten tatsächlich auf 100.000 Wafer pro Monat hochzieht und parallel „Chip on Wafer“-Schritte breiter in Partnerstrukturen abfedert, verbessert das die Chance, dass aus geplanten Wafern auch planbare Auslieferungen werden. Die gemeldeten Lagerbestände rund um Apple zeigen jedoch ebenso deutlich, dass selbst die beste Fertigungsroadmap kurzfristig durch DRAM-abhängige SoC-Fertigstellung gebremst werden kann. Für Hersteller von KI-Hardware und für die Zulieferkette bedeutet das: Einkaufs-, Build- und Produktionspläne müssen zunehmend als System betrachtet werden, nicht als lineare Abfolge einzelner Prozessschritte.
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