TAIWAN / LONDON (IT BOLTWISE) – Branchenberichte deuten auf einen Plan hin, bei dem AMD Zen-7-Kerne ab 2028 in einem 16-Kern-CCD mit erhöhter Interconnect-Dichte in TSMC A14 fertigen lassen will. Zentral ist dabei ein fortentwickeltes 2,5D-Packaging auf Basis einer Elevated Fanout Bridge (EFB) sowie ein FOPLP-Ansatz für die Verbindung zwischen CCDs und IODs. Für Enterprise-Käufer könnte Zen 7 zuerst relevant werden, während Ryzen-Modelle zeitlich gestreckt sind. Gleichzeitig rückt das Packaging als neues Leistungsbrems- und Leistungstreiber-Thema in den Fokus – mit direkten Implikationen für AMDs Wettbewerbsposition gegenüber Intel.
Die nächsten CPU-Generationen werden bei AMD und Intel zunehmend weniger allein an der reinen Kernarchitektur entschieden, sondern an der Art, wie Chips intern miteinander sprechen. Ein aktueller Mix aus Berichten und industrienahen Vermutungen beschreibt AMDs Weg zu Zen 7 mit einem 16-Kern-CCD, gefertigt in TSMC A14, kombiniert mit einem Packaging-Upgrade, das die Datenwege zwischen CCDs und IODs straffen soll. Damit verschiebt sich der Schwerpunkt hin zu Interconnect-Dichte, Bandbreite und Latenzverhalten – also genau zu den Parametern, die im Alltag besonders bei Workloads mit vielen Threads, Cache-Misses und intensiven Speicherzugriffen spürbar werden.
Technisch ist der angekündigte oder zumindest nahegelegte Stack mehrstufig: Die CCDs mit Zen-7-Kernen sollen den bisherigen Gerüchten zufolge in TSMC A14 gefertigt werden. Für den L3-Cache, der sowohl bei Ryzen- als auch bei Epyc-Plattformen eine zentrale Rolle spielt, setzt AMD laut den beschriebenen Plänen weiterhin auf TSMC über SoIC-X. Interessant ist dabei, dass SoIC-X als Integrationsebene gerade für die feingranulare Kopplung zwischen Logik und Speicherfunktionen steht, wodurch sich die effektive Cache-Nähe und die Verteilung von Datenhotspots verbessern können. Auf Substratebene soll das Packaging künftig über eine Elevated Fanout Bridge (EFB) erfolgen, wobei offenbar eine Weiterentwicklung für 2,5D-Anwendungen vorbereitet wird.
Für die Verbindung zwischen den einzelnen Bauteilen wird außerdem Fan-Out Panel-Level Packaging (FOPLP) ins Spiel gebracht, konkret von PTI (Powertech Technology Inc.). In klassischen Ansätzen wird Packaging oft erst als „Schutz und elektrische Anbindung“ verstanden, bei modernen Multi-Chip-Designs ist es jedoch zunehmend Teil der Leistungsrechnung: Je kürzer und enger die Signalwege, desto besser lassen sich Timings, Stromverbrauch und Signalqualität in den Griff bekommen. Genau hier zielt EFB ab, indem sie die Interconnects zwischen CCDs und IODs erweitert und gleichzeitig die Latenzen im Zugriff reduzieren soll. Branchenanalysten fassen das sinngemäß so zusammen: „Wenn die Datenautobahnen zu langsam sind, hilft die schnellste CPU-Logik nur begrenzt.“
Die Roadmap-Implikationen wirken zugleich klar und herausfordernd. Für Epyc-Prozessoren mit Zen-6-Kernen wird demnach der Start im zweiten Halbjahr 2026 erwartet, während Desktop-Modelle erst 2027 nachziehen. Zen 7 soll dann 2028 zunächst im professionellen Umfeld ankommen; ob es bis dahin exakt gleichzeitige Ryzen-Verfügbarkeit gibt, wird ausdrücklich offen gelassen. Das ist marktwirtschaftlich relevant, weil Enterprise-Kunden Planungssicherheit brauchen und AMD bei der Taktung typischerweise versucht, Produktionsreife und Packaging-Kapazitäten zuerst dort zu „verwerten“, wo sich Performance- und Effizienzgewinne am stärksten monetarisieren lassen. Gleichzeitig entsteht ein Wettbewerbsdruck: Intel adressiert über seine Core-Generationen ebenfalls die Speicher- und Interconnect-Hierarchie, und in vielen Systemen entscheidet sich der Kampf um Performance pro Watt bereits auf Plattformebene.
Ein weiterer Aspekt, der in der Diskussion oft zu kurz kommt, ist die zeitliche Kopplung von Fertigung und Packaging-Engineering. Berichten zufolge knüpft AMD bei den nächsten Schritten an frühere Erfahrungen an, etwa indem die Instinct-MI200-Serie bereits auf EFB-Mechaniken setzte. Bis 2028 würde AMD demnach auf eine fortentwickelte 2,5D Elevated Fanout Bridge setzen, während schon die nächste Zen-6-Generation auf EFB aufbauen soll. Der Vergleich macht deutlich, dass Packaging nicht nur „nachgelagert“ ist, sondern als Plattform-Produktionsprozess behandelt wird: Yield, thermische Stabilität, mechanische Belastung und Qualität der Signalwege müssen im Zusammenspiel funktionieren. Genau dieser systemische Blick ist auch für AMDs HPC-first-Strategie entscheidend, weil High-Density-Designs dort die stärksten Datenverkehrsspitzen zeigen.
Aus Marktsicht ist damit weniger „ein neuer Kern“ die Schlagzeile, sondern die Balance zwischen Kernleistung und Package-Leistung. Höhere Bandbreite, niedrigere Latenzen und geringerer Stromverbrauch auf dem Weg zwischen CCD und IOD können die reale Performance in stark parallelen Szenarien deutlich verbessern – insbesondere, wenn Software nicht nur auf pure Rechenleistung setzt, sondern auf Arbeitsteilung über mehrere Speicherhierarchien. Damit entsteht für AMD ein Hebel, die oft diskutierte Lücke zwischen theoretischen IPC-Vorteilen und systemischer Effizienz zu schließen. Für Entwickler und IT-Betreiber heißt das: Optimierungen in Threading, Cache-Strategien und Speicherzugriffsprofilen können künftig noch stärker mit der Hardware-Interconnect-Realität korrelieren. Im gleichen Zug verschiebt sich der Blick auf Wettbewerber wie Intel: Nicht jede Generation bietet automatisch gleiche Effizienzsprünge, wenn die Paketarchitektur nicht mitzieht.
Auch Sicherheit und regulatorische Anforderungen rücken mit jeder Packaging-Dichte stärker in den Vordergrund, selbst wenn sie in der Hardware-PR selten prominent sind. Mehrschichtige Interconnect- und Packaging-Strukturen verändern thermische Lastverteilungen und können das Verhalten bei Lastwechseln beeinflussen – etwa bei Side-Channel-Analysen oder bei der Ausnutzung von Timing-Leakage. Für Enterprise-Setups, die unter strengen Vorgaben stehen, bleibt daher relevant, wie schnell Firmware- und Microcode-Updates verfügbar sind, welche Attestierungs- und Monitoring-Mechanismen ein Plattformhersteller anbietet und wie robust die Systeme gegen unerwünschte Informationsabflüsse sind. Zusätzlich spielt Datenschutz eine Rolle: In Cloud- und On-Prem-Umgebungen wird Leistung zunehmend zur Kostenfrage, wodurch Lastspitzen häufiger entstehen und Audit-Trails konsistenter verarbeitet werden müssen, ohne dass Sicherheitsmessungen ausgehebelt werden.
Für die nächsten Quartale ergibt sich damit ein klarer Handlungsrahmen. Unternehmen, die in Richtung 2026/2027 planen, sollten ihre Evaluationskriterien nicht nur auf Kernanzahl und Takt legen, sondern auf Interconnect-Eigenschaften, reale Latenzprofile und die Ausprägung von Cache-Kohärenz und Datenwegen in Multi-Chip-Setups. Wer HPC-first- oder Datenbank-Workloads betreibt, wird besonders davon profitieren, wenn EFB- und FOPLP-Ansätze tatsächlich die versprochenen Verbesserungen bei Bandbreite und Latenz liefern. Gleichzeitig müssen Käufer Geduld einplanen, da sich die Consumer-Verfügbarkeit von Ryzen-Varianten nach den beschriebenen Zeitplänen vermutlich zeitlich streckt. In der Summe deutet die Entwicklung auf eine Branche hin, in der Fertigungs- und Packaging-Fortschritt so entscheidend wird wie die Architektur selbst – und AMD versucht genau dort, einen spürbaren Vorteil gegenüber Intel aufzubauen.
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