SEOUL / LONDON (IT BOLTWISE) – XCENA hat 135 Millionen US-Dollar für einen speicher-nahen KI-Chip eingeworben, der die Latenz zwischen CPU, GPU und DRAM reduzieren soll. Das Startup argumentiert, dass der Flaschenhals bei KI-Inferenz zunehmend nicht Rechenleistung, sondern die Speicherskalierung ist. Der MX1-Chip verbindet sich über CXL mit dem Host und verarbeitet Vor- und Kontextaufgaben direkt im Speicherumfeld. Damit will XCENA große Anbieter entlasten, bei denen schon kleine Effizienzgewinne in enorme Kosteneinsparungen umschlagen können.
Wer KI-Workloads in Rechenzentren betreibt, kennt das Problem: Jede Anfrage startet eine Art Datenreise, bei der Informationen erst aus dem Arbeitsspeicher herausgereicht, auf der CPU für Vorverarbeitung vorbereitet, auf der GPU für das eigentliche Rechnen beschleunigt und danach wieder zurückgeführt werden. Für Trainingsphasen ist das inzwischen gut optimiert, doch bei der Inferenz entstehen viele „Randarbeiten“ immer wieder aufs Neue: Datenaufbereitung, Caching und die Verwaltung von Kontext, etwa über KV Cache. XCENA setzt genau hier an und versucht, diese Schritte nicht länger zwischen teuren Einheiten hin und her zu schieben, sondern näher an DRAM zu platzieren.
Das Unternehmen ist damit im Zentrum eines größeren Trends, den viele Infrastrukturbereiche seit dem Boom generativer Modelle beobachten: Rechenleistung skaliert schneller als die Art, wie Daten entlang der Speicherhierarchie transportiert werden. XCENA wurde 2022 gegründet und hat jetzt eine Series-B-Finanzierung über 135 Millionen US-Dollar bekanntgegeben, bewertet das Unternehmen dabei mit 570 Millionen US-Dollar; insgesamt sind damit 185 Millionen US-Dollar eingesammelt. Die Kapitalausstattung ist für Chip-Startups entscheidend, weil Entwicklung, Validierung, Packaging und schließlich die Umstellung auf Serienfertigung mehrere Jahre und sehr konkrete Fertigungs- und IP-Kosten erfordern.
Technisch beschreibt XCENA seinen Ansatz als „Compute near Memory“: Der MX1-Chip hängt über CXL (Compute Express Link) am Host, also nicht als isolierter Beschleuniger, sondern als spezialisierte Logikstrecke zwischen Prozessor und Speicher. CXL wird in modernen Plattformen genutzt, um Geräten und Speicherkomponenten mit deutlich kohärenterer Anbindung mehr Bandbreite und niedrigere Latenz zu geben. XCENA will die Datenflüsse dabei so verschieben, dass Routineoperationen bereits im Speicherumfeld stattfinden, bevor Inhalte überhaupt den Umweg über CPU- und GPU-Schichten nehmen. Auf dem Papier soll so eine Aufgabe, die früher mehrere Server beansprucht hat, potenziell auf deutlich weniger Hardware konsolidierbar sein.
Dabei ist wichtig, was der Chip aus dem „GPU-Bereich“ herausnimmt. Während GPUs hervorragend für Matrixmultiplikation und damit für zentrale Rechenkerne in Training und Inferenz geeignet sind, wird ein erheblicher Teil der restlichen Arbeit traditionell auf CPUs abgebildet: Vorverarbeitung, Datenorchestrierung, KV Cache-Management und weiteres Caching. Genau diese Aufgaben sollen nach Angaben des Managements im MX1 direkt im Speicherumfeld ablaufen. Historisch gilt: Die CPU-gestützte Inferenz ist lange stabil gelaufen, doch mit steigenden Kontextlängen und wachsenden Nebenoperationen wächst der Anteil nicht-mathematischer Arbeit. Das macht den Wechsel zu memory-zentrierten Architekturen wirtschaftlich plausibler, besonders wenn Stromverbrauch und Auslastungsprofile immer stärker über die Gesamtkosten entscheiden.
Im Marktumfeld trifft XCENA auf gleich mehrere Bewegungen. Erstens verschärft sich seit der zweiten Jahreshälfte der letzten Jahre die Nachfrage nach Speicherlösungen, und steigende Speicherpreise wirken direkt auf die Kosten von KI-Infrastruktur. Zweitens ist die Branche stark in „Beschleunigerwettbewerb“ aktiv: NPU- und Beschleunigerhersteller versuchen, Trainings- und teils auch Inferenzlasten zunehmend von NVIDIA-Ökosystemen abzugrenzen. XCENA positioniert sich jedoch nicht als zweiter NPU-Anbieter, sondern als Komponente für die Schicht darunter, die Speicheranbindung und Datentransport effizienter macht. Drittens berichten Branchenbeobachter, dass hyperskalige Betreiber bereits bei kleinen Effizienzgewinnen sehr große Einsparungen sehen, weil sich diese über Milliarden Requests hochrechnen.
Genau dort sieht das Management auch seine idealen Kunden: Hyperscaler, die jährlich zehn- bis hundertmal höhere Budgets für KI-Infrastruktur bewegen als klassische Enterprises. Der Zeithorizont ist ambitioniert, aber nicht ungewöhnlich: Der MX1 befindet sich noch im Prototyp-Status. Für die Serienfertigung ist vorgesehen, dass Chips bis Ende 2026 von Samsung-Fertigungslinien produziert werden können; Umsätze werden ab 2027 erwartet. Dass das Unternehmen dabei auf DDR- und DRAM-nähere Integration setzt, ist strategisch, weil es die „Investitionslogik“ der Rechenzentren adressiert: Nicht nur die Anschaffung zählt, sondern die laufenden Kosten durch Energie, Kühlung, Host-Ressourcen und die Zahl der benötigten Server.
Wettbewerb hat XCENA ebenfalls. Als engste Rivalen werden Astera Labs und Marvell genannt, beide im Umfeld moderner Speicher- und Interconnect-Technologien aktiv. Marvell ist als etabliertes Unternehmen zwar größer und bereits breit im Infrastrukturmarkt verankert; laut XCENA-Geschäftsführung entscheidet der Unterschied vor allem über geistiges Eigentum und die konkrete Architektur. Während viele Ansätze mit vergleichsweise wenigen general-purpose Kernen auskommen, betont XCENA „tausende Kerne“ für dedizierte Datenverarbeitung. Zudem setzt das Design auf RISC-V als Basis, nutzt jedoch einen stärker vertikal integrierten Weg: eigene interne Memory- hierarchie, eigenen Interconnect-Bus und einen DRAM-Controller. Diese Tiefe ist für Chip-Startups riskant, erhöht aber die Kontrolle über Latenzen, Synchronisation und den realen Datenpfad.
Abseits der Technik stellt sich für Unternehmen die Frage, wie sich so ein Chip in bestehende Deployments integrieren lässt und welche Risiken sich im Betrieb ergeben. CXL-basierte Ansätze versprechen zwar bessere Zugriffseigenschaften, erfordern aber ein sauberes Zusammenspiel mit Host-Scheduling, NUMA-Eigenschaften und Monitoring. Darüber hinaus spielt Datenschutz eine nicht zu unterschätzende Rolle: Wenn Kontextinformationen wie KV Cache effizienter verwaltet werden, muss das Betriebssystem und der Stack die Trennung von Mandanten gewährleisten, etwa durch Speicherschutzmechanismen und nachvollziehbare Zugriffslogik. Regulatorisch sind Rechenzentren in der EU zusätzlich auf Governance, Logging und Datensparsamkeit angewiesen, was sich in Architekturentscheidungen niederschlägt. Für Entwickler eröffnet XCENA damit Potenzial: Wenn „Inferenz als memory scaling problem“ verstanden wird, entstehen neue Optimierungsräume für Software-Compiler, Runtime-Engines und Caching-Strategien.
Mit Blick auf die Zukunft ist ein plausibler Pfad erkennbar: Wenn der MX1 in der Serienfertigung die versprochenen Effizienzgewinne erreicht und sich im Feld bewährt, könnten Betreiber ihre KI-Stacks stärker in Richtung memory-zentrierter Referenzarchitekturen verschieben. Das würde nicht bedeuten, dass GPUs oder Trainingstaktiken obsolet werden, sondern dass die Grenzkosten pro zusätzlichen Request sinken, weil weniger „Umwege“ entlang der Speicherhierarchie entstehen. Gleichzeitig wird der Wettbewerb härter: Speicheranbindung, Interconnect-Design und Caching-Implementationen werden zum Differenzierungsfeld, nicht nur die Rohleistung von Beschleunigern. Für die Branche bedeutet das: Wer KI-Systeme plant, sollte schon jetzt die Speicher- und Transportkomponente in Kostenmodelle, Lasttests und Sicherheitskonzepte einbeziehen, statt nur Compute-Ressourcen zu betrachten.
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