ALBANY / LONDON (IT BOLTWISE) – IBM kündigt mit „NanoStack“ einen gestapelten CFET-Ansatz an und liefert als Kerngröße 666,6 Millionen Transistoren pro mm² im Vergleich zu seiner 2-nm-Technik. Das Konzept zielt darauf, über eine gestaffelte sequenzielle CFET-Geometrie die effektive Gate-Breite zu erhöhen und gleichzeitig SRAM effizienter zu skalieren. Für die praktische Umsetzung spielt der Übergang zu High-NA EUV zwar eine Rolle bei Kosten und Yield, wird aber laut Planung über Teststrukturen auch ohne sofortige High-NA-Volllösung vorbereitet. Gleichzeitig rückt die Frage nach 3D-fähigem EDA, Metrologie und thermischer Integration in den Mittelpunkt.
IBM legt mit „NanoStack“ ein neues Kapitel in der Transistor-Roadmap auf und versucht zugleich, die Frage zu beantworten, die in der Branche seit Jahren umtreibt: Ist Moore’s Law noch mehr als ein Marketing-Begriff? Im Quellmaterial wird die Debatte zwischen den „Moore ist tot“-Aussagen aus dem Umfeld großer KI-Chipakteure und der eher evolutionären Sichtweise anderer Foundry- und CPU-Spieler beschrieben. IBM positioniert sich klar im Lager „weitermachen“, nur dass der nächste Sprung nicht über weitere GAA-Generationen allein kommt, sondern über CFET-Varianten. Besonders ambitioniert ist dabei die zeitliche Zielmarke: Der Weg in den Markt soll rund fünf Jahre dauern, bis die Volumenfähigkeit entsteht.
Technisch hängt das Versprechen an einem grundlegenden Architekturwechsel: Aus GAA, also Gate-All-Around-Nanoblättern, wird CFET, Complimentary FET, wobei sich die Transistoren nicht nur weiter in der x/y-Ebene „quetschen“, sondern auch vertikal stapeln. Im Quellmaterial wird konkret ein gestaffelter sequenzieller CFET (sCFET) beschrieben, den IBM als NanoStack vermarktet. Das Ziel ist doppelt: Erstens soll die effektive Gate-Breite pro Standardzelle steigen, weil die Kontakt- und Signalpfade anders ausgerichtet werden. Zweitens soll SRAM als größter Bremser der Skalierung besser folgen, was im klassischen „nur Logic schrumpft“-Szenario oft ausbleibt.
Damit das nicht wie „Chip-Pinning im 3D-Gewand“ wirkt, betont IBM offenbar eine Front-End-nahe Bonding-Logik. Im Text wird von „gate merge“ gesprochen: Eine Bonding-Dielektrik soll so in den Prozess integriert werden, dass die Kopplung zwischen Ebenen bereits vor der Fertigung der oberen Schicht definiert wird. Genau hier liegt der Hebel für die Dichte: Denn TSV-ähnliche, stark back-end geprägte Splitting-Ansätze verschieben die Definition von „Dichte“ und erschweren eine saubere Vergleichbarkeit. IBM adressiert damit auch die Kritik aus dem Umfeld anderer Ankündigungen, etwa aus der Debatte um Huawei und dessen Konzept von Logic Scaling über Stapelung und TSVs. Bei IBM bleibt die Zuordnung der Transistoren eher „auf derselben Fläche“ mit echter Struktur-Skalierung, nicht nur Paketierungs- und Verbindungsoptimierung.
Der Markt kontert inzwischen mit mehreren Strategien gleichzeitig. TSMC, Intel und Samsung haben ihre GAA-Implementierungen in ihren Knotenplänen, Rapidus lizenziert IBM-Designprinzipien für 2-nm-nahe Entwicklungen, und im Quellmaterial werden konkrete GAA-Ansätze wie RibbonFET bei Intel sowie Multi-Sheet-GAA bei anderen Roadmaps eingeordnet. Gleichzeitig deutet eine Analystendebatte an, dass nicht nur CFET-„Formen“, sondern auch die Vorstufen den Takt vorgeben: imec-Roadmaps zeigen, dass GAA-Generationen mehrere Varianten durchlaufen müssen, bevor CFET überhaupt realistisch wird. Eine weitere Wettbewerbslinie liefert das Umfeld von NVIDIA, das in der Debatte um Moore’s Law betont, dass die Systemeffizienz-Entwicklung nicht nur von Dichte, sondern auch von Architekturen, Speicherhierarchien und KI-Workflows abhängt.
In Zahlen wird IBM im Quellmaterial sehr konkret. Die zentrale Schlagzeile: 666,6 Millionen Transistoren pro mm², abgeleitet aus „100 Milliarden Transistoren“ in der Fingernagelgröße sowie einer späteren Klarstellung zur Fläche von etwa 150 mm². Zusätzlich nennt IBM relative Skalierungen: rund 50% Logic-Area-Scaling, etwa 50% Performance bei iso-power, und ein Effizienzplus bei iso-performance. Im SRAM-Kontext wird eine zwar weniger „verdoppelnde“, aber dennoch starke Reduktion der Cell-Höhe in Aussicht gestellt; der Text nennt als Näherung 40% gegenüber der 2-nm-Basis. Für ein Unternehmen ist das relevant, weil moderne Chips zwar viel Logic enthalten, aber SRAM oft die kritische Kostentreiber- und Yield-Schraube bleibt.
Die praktische Herausforderung liegt jedoch weniger im Diagramm als in der Fertigungsrealität. Der Text adressiert thermische Effekte als einen Kernfeind von Ersatz-Gate- und Stack-Prozessen: Konventionelle Replacement-Gate-Methoden in monolithischen Ansätzen würden demnach den Schwellwert (Vt) verschieben (Beispielwerte im Material von etwa 0,35 V auf 0,55 V) und die Gate-Leckage deutlich erhöhen. IBM behauptet, diese thermischen Probleme über sein sequenzielles Vorgehen und eine angepasste Schnittstellenstrategie entschärft zu haben. Dazu kommt ein weiterer Engpass, der gerade bei „vertikal integrierten Zellen“ stärker wird: Metrologie und Inspektion über mehreren Ebenen, inklusive mechanischer und thermischer Modellierung, müssen in die PDK-Logik einziehen.
Genau hier wird die EDA-Frage zum strategischen Knackpunkt. IBM sagt laut Quellmaterial, dass NanoStack zwar über einen Technologiezeitraum von „fünf-plus Jahren“ in Volume kommt, aber dass das EDA-Ökosystem nicht warten kann: Tools müssten von 2D-PPA-Modellen hin zu einem 3D-basierten Verständnis von Mechanik, Wärme und Signal-/Power-Integrität erweitert werden. Vergleichbar ist das mit früheren 3DIC-EDA-Ansätzen, nur dass hier der Schritt „auf Transistor-Ebene“ erfolgt. Ergänzend spielt High-NA EUV zwar eine Rolle für Kosten und Yield bei engen Metal-Layern, wird im Text aber als nicht zwingende Voraussetzung für die grundlegende Machbarkeit dargestellt; die Teststrukturplanung laufe auch über die Wartephase auf High-NA am Standort Albany NanoTech.
Aus Regulatory- und Security-Sicht verschiebt sich parallel auch das Risiko- und Compliance-Profil: Fortgeschrittene Prozesswerkzeuge und bestimmte Fertigungsstufen unterliegen in vielen Regionen Exportkontrollen und spezifischen Genehmigungspflichten, während die EU zudem mit industriepolitischen Rahmenwerken die Lieferketten- und Technologieresilienz betont. Für Unternehmen bedeutet das: Wer NanoStack-ähnliche Prozesse nutzt, muss frühzeitig klären, welche Teile der Fertigung, Metrologie und Design-Toolchains in den jeweiligen Compliance-Rahmen fallen. Gleichzeitig steigt die Angriffsfläche für Supply-Chain-Manipulationen, wenn mehr Ebenen, mehr Bonding-Schritte und mehr spezialisierte Inspektionsdaten in die Pipeline einfließen.
Das Fazit aus technischer und strategischer Sicht: NanoStack wirkt im Quellmaterial wie ein Versuch, die „CFET-Gleichung“ so zu lösen, dass nicht nur Dichte, sondern auch Schaltverhalten, Leckage und Kontaktfähigkeit zusammenpassen. Die gestaffelte sCFET-Geometrie adressiert ein echtes Problem klassischer Stacks, bei denen Power- und Signalzugriffe auf beiden Seiten zusätzliche Routing- und Kapazitätspfade erzwingen. Für Entwickler ergibt sich daraus eine neue Priorität: 3D-taugliche Modellierung und robuste PDKs werden Teil des Wettbewerbsvorteils, nicht nur die Transistorgeometrie. Die nächsten Schritte werden entscheidend sein: Wie gut skaliert das Bonding unter hoher Serienrate, wie stabil bleibt Yield über Defekte, und ob sich die versprochenen Verbesserungen im Übergang von Testwafern zu kommerziellen Produkten replizieren lassen.
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