LONDON (IT BOLTWISE) – Der Trend in der Chip-Fertigung geht klar weg von der klassischen Stromzufuhr von der Vorderseite hin zur Backside Power Delivery. TSMC bündelt die Idee im A16-Knoten als „Super Power Rail“ und adressiert vor allem High-Performance-Computing. Intel verfolgt mit „PowerVia“ einen parallelen Ansatz für effizientere Architektur und weniger Energieverlust. Gleichzeitig bleiben Kosten und Skalierung mit einem frühen Yield unter 80 Prozent ein zentrales Risiko.
In der globalen Chipproduktion kündigt sich ein struktureller Wechsel an: Immer mehr Hersteller verlagern die Stromversorgung ihrer Prozessoren von der Oberseite des Chips auf die Rückseite des Wafers. Der technische Kern von Backside Power Delivery ist eine physische Entkopplung von Energiepfaden und datenführenden Strukturen, die oben ohnehin immer dichter werden. Je kleiner die Strukturen in modernen Knoten ausfallen, desto häufiger entstehen Engpässe in der Architektur – nicht nur wegen der Platzknappheit, sondern auch, weil sich Leitungswiderstände und Signalstörungen bei hoher Integrationsdichte stärker auswirken. Mit der Rückseitenversorgung zielt die Industrie deshalb nicht auf ein einzelnes Bauteil, sondern auf eine neue „Kapitelordnung“ für Leistung und Verbindungen innerhalb des Chips.
Damit Backside Power Delivery funktioniert, müssen die Fertiger allerdings mehrere zusätzliche Schritte in den Prozess integrieren. Praktisch bedeutet das: Der Wafer muss für die Rückseitenanbindung intensiv gedünnt werden, damit die Kontaktierung überhaupt elektrisch zuverlässig an den Bereich der Transistoren geführt werden kann. Anschließend braucht es eine präzise Rückseitenkontaktierung, die die Stromverbindung sauber in die Schaltstrukturen einbindet. In der Folge sollen zwei Größen gleichzeitig besser werden: die Leistungsaufnahme insgesamt und die Signalintegrität. Letztere ist deshalb wichtig, weil Chips heute nicht mehr nur „schnell“ sein müssen, sondern bei hohen Taktfrequenzen und engen Layouts weniger anfällig für Schwankungen in elektrischen Pfaden sein dürfen.
Bei TSMC steht dieser Ansatz konkret unter dem Namen „Super Power Rail“. Laut Angaben zum weiteren Ausbau soll die Technologie im A16-Fertigungsknoten integriert werden, womit sich der Fokus besonders auf Systeme richtet, die Rechenleistung mit kontrolliertem Energieverbrauch kombinieren müssen – also etwa im High-Performance-Computing. Für die gewünschte Effizienz nennt der Hersteller außerdem eine messbare Wirkung: Der elektrische Widerstand innerhalb des Chips soll um bis zu 20 Prozent sinken, wenn die Stromwege entsprechend ausgelegt sind. Zusätzlich liegen Informationen zum N2-Node vor, der auf Nanosheet-GAAFET-Technologie basiert: Hier wird entweder eine Leistungssteigerung von 10 bis 15 Prozent bei gleichem Stromverbrauch in Aussicht gestellt oder alternativ eine Reduktion des Energiebedarfs um 25 bis 30 Prozent bei gleichbleibender Taktfrequenz. Entscheidend ist dabei weniger die einzelne Prozentzahl als der systemische Ansatz, weil Backside Power Delivery die Physik der Leitungen direkt adressiert.
Die Ambition stößt jedoch unmittelbar auf Grenzen der Fertigungstechnik. Denn Rückseitenversorgung bedeutet zusätzlichen Prozessaufwand und damit steigende Stückkosten, vor allem in frühen Serienphasen. Berichten aus der Branche zufolge liegen die Kosten für einen einzelnen Wafer in diesem fortgeschrittenen Segment bei über 30.000 US-Dollar. Das verschärft den Druck auf die Planung: Neben den Anlageninvestitionen entscheidet die Ausbeute, wie schnell eine Technologie vom Pilotstadium in eine kalkulierbare Massenfertigung übergeht. Ein zentraler Parameter ist der Yield, also der Anteil funktionsfähiger Chips pro Wafer. Für die frühen 2-Nanometer-Pilotläufe bei TSMC werden die Ergebnisse derzeit noch unter einer Yield-Schwelle von 80 Prozent eingeordnet, was zeigt, wie schwer sich Backside-Pfade beim Hochskalieren gegen Prozessstreuungen und Defektdichte behaupten müssen.
Während TSMC die „Super Power Rail“ in die Roadmap schiebt, spielt auch Intel eine aktive Rolle. Das Unternehmen verfolgt eine eigene Version von Backside Power Delivery und nennt sie „PowerVia“. Die strategische Zielrichtung ist dabei ähnlich gelagert: effiziente Chip-Architekturen, die insbesondere für Rechenzentren und KI-Anwendungen passen, wo Energie pro Rechenschritt und Kühlbudget zu den echten Engpässen werden. Für Käufer und Plattformbetreiber ergibt sich daraus eine klare Lageeinschätzung: Wer die Architektur hinter diesen Strompfaden versteht, kann Investitionsentscheidungen eher treffen, bevor sich die jeweiligen Fertigungs- und Yield-Kurven verfestigen. Genau in dieser Phase entscheidet sich, welche Technologiepfade später wirtschaftlich skalieren.
Auch Samsung wird der Einsatz von Backside-Netzen nicht nur als Forschungsthema, sondern offenbar als Option für die eigene High-End-Fertigung intensiv abgewogen. Wenn mehrere Anbieter parallel an Rückseitenversorgung arbeiten, spricht das dafür, dass die Branche einen echten Industriestandardschritt erwartet: Nicht zwingend bei jedem Produkt sofort, aber als mittelfristiger Normalfall in fortgeschrittenen Knoten. Für den Markt ist das besonders relevant, weil die Stromversorgung als einer der wichtigsten Hebel gilt, um die Grenzen der physikalischen Miniaturisierung zu verschieben. Sobald diese Grenze sich weniger über Design-Notlösungen und mehr über neue Energiepfade herausfordern lässt, verschiebt sich auch die Gewichtung der Entwicklung: Während die grundlegenden Konzepte inzwischen greifbar sind, verlagert sich der Schwerpunkt auf stabile Produktionsprozesse und die Senkung der hohen Fertigungskosten, die in den ersten Iterationen noch stark ins Gewicht fallen.
Damit wird Backside Power Delivery vor allem ein Thema für die nächste Phase der Chip-Planung: nicht nur für Architekturteams, sondern auch für Fertigungssteuerung, Qualitätsprozesse und die wirtschaftliche Kalkulation von Plattformen. Unternehmen, die Rechenleistung langfristig skalieren wollen, sollten deshalb weniger auf einzelne Demo-Ergebnisse schauen, sondern auf die Kombination aus Yield-Stabilität, Kosten pro Wafer und der Geschwindigkeit, mit der sich die Effizienzgewinne im Dauerbetrieb reproduzieren. Gerade weil frühe Pilotläufe noch unter einer 80-Prozent-Yield-Grenze liegen, bleibt der Weg zur Serienreife technisch und wirtschaftlich anspruchsvoll. Klar ist aber schon jetzt: Die Stromversorgung wandert auf die Wafer-Rückseite – und damit wandert auch der Wettbewerb um die nächste Chip-Generation in die Produktionshalle, nicht nur in die Designabteilung.
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