SHANGHAI / LONDON (IT BOLTWISE) – Huawei treibt mit Tau-Scaling und LogicFolding den Versuch voran, die nächste Leistungsdichte-Generation ohne EUV-Lithografie zu erreichen. Bei der IEEE-ISCAS-Konferenz in Shanghai machte HiSilicon-CEO He Tingbo die Roadmap bis zum Kirin 9020 (geplant für Herbst 2026) öffentlich und knüpfte sie an ein 2031-Ziel. Parallel positioniert Huawei die Chip-Architektur strategisch mit „Agentic Infra“ für KI-Workloads und kommuniziert konkrete Leistungs- und Latenzwerte. Für Unternehmen und Investoren wird damit vor allem eine Frage brisant: Verändert sich die Abhängigkeit von westlichen EDA-Ökosystemen, wenn vertikales 3D-IC-Design an Bedeutung gewinnt?
Huawei macht mit dem „Kirin 9020“ und einer neuen Chip-Architektur einen strategischen Angriffspunkt auf die bislang dominierende Logik der Halbleiter-Skalierung: Während die Industrie über Jahre über immer kleinere Strukturen und die EUV-Lithografie die Grenzen des Mooreschen Gesetzes ausreizte, argumentiert HiSilicon-Chef He Tingbo für einen Richtungswechsel. Sein bei der IEEE-ISCAS-Veranstaltung in Shanghai kommuniziertes Framework „Tau Scaling Law“ samt „LogicFolding 3D IC“-Architektur zielt darauf ab, Leistungsgewinne vor allem über die Reduktion von Signalverzögerungen und eine bessere Logik-Implementierung zu erzielen. Entscheidend ist dabei der Timing-Punkt: Das erste kommerzielle Anwendungsfenster wird für Herbst 2026 genannt.
Technisch lässt sich der Ansatz als Ergänzung, nicht zwingend als komplette Ablösung des klassischen Transistor-Scaling lesen. Das traditionelle Mooresche Gesetz fokussiert vor allem auf die Miniaturisierung, also dichter gepackte Schaltkreise und höhere Taktraten oder Effizienz. Tau Scaling setzt hingegen stärker bei der Architektur an: Anstatt vorwiegend die Geometrie zu verkleinern, werden Logikkomponenten vertikal gestapelt, um Signalwege zu verkürzen und damit Laufzeiten zu senken. Genau dieser Punkt war in der Vergangenheit häufig ein Kostentreiber für 3D-Ansätze, weil Thermal- und Interconnect-Themen die Skalierung begrenzen. Dass Huawei in den vergangenen Jahren bereits zahlreiche Chip-Designs nach diesem Prinzip entwickelt haben will, wird daher als Indiz gewertet, dass die Hürden technisch adressierbar sind.
Der ambitionierte Fahrplan wird mit einem Dichteziel unterfüttert: Bis 2031 soll eine „1,4-Nanometer“-Äquivalenz erreicht werden, verbunden mit einem Plus von 55 Prozent gegenüber heutigen Fähigkeiten. Für die Branche ist das vor allem deshalb relevant, weil EUV-Lithografie zwar leistungsfähig, aber infrastrukturell teuer und strategisch abhängig ist. Ein erfolgreiches vertikales Design könnte damit die Frage neu stellen, welche Stellschrauben wirklich den größten ROI pro zusätzlichem Produktionsschritt liefern. Experteneinschätzungen aus dem Umfeld akademischer Forschung – im Quellkontext u. a. der University of California in San Diego – bewerten den Weg als gangbar, um trotz fehlender modernster Belichtungsgeräte zu Leistungssteigerungen zu gelangen. Gleichwohl bleibt die praktische Reproduzierbarkeit in der Fertigung die entscheidende Validierung.
Damit verschiebt sich der Schwerpunkt vom Chip selbst auf das Tooling – und hier wird der Marktkontext schnell strategisch. Denn 3D-IC-Design ist nicht nur eine Frage der Layouts, sondern erfordert eine durchgängige EDA-Kette für Modellierung, Verifikation, Routing und Timing, die vertikales Stacking und die daraus resultierenden Interconnect-Effekte realistisch abbildet. Laut Branchenberichten springt die chinesische EDA-Landschaft auf die Entwicklung an: Empyrean Technology bringt mit „Argus“ eine Plattform für 3D-IC-Designs in Stellung und nennt bereits Umsatzzahlen, die den Ausbau nahelegen. Zusätzlich werden Prototypen im Umfeld „True-3D-EDA“ an der Peking-Universität beschrieben, während weitere Anbieter wie Primarius und Semitronix als unterstützend genannt werden.
Diese Dynamik ist auch politisch und industrieökonomisch eingebettet. Das Ministerium für Industrie und Informationstechnologie (MIIT) lenkt demnach gezielt Fördermittel in EDA- und 3D-IC-Entwicklung, um kurzfristig Abhängigkeiten zu reduzieren. Ein Zielhorizont wird genannt: Bis 2028 sollen in staatlichen Fabriken 50 Prozent der ausländischen EDA-Tools ersetzt sein. Aus Investorensicht ist das ein zweischneidiges Signal: Auf der einen Seite steigt die Wahrscheinlichkeit, dass sich einheimische Toolketten stabilisieren und die Lieferkette planbarer wird. Auf der anderen Seite erhöht der Umstieg die Integrationskosten im Design-to-Fab-Prozess – und genau hier entscheidet sich, ob der Wettbewerbsnachteil aus fehlender Skalierung in der Toolchain jemals aufgeholt werden kann.
Die globalen Platzhirsche geben sich indes nicht überrascht, aber auch nicht gebremst. Synopsys, Cadence und Siemens EDA dominieren den Gesamtmarkt nach wie vor, mit einem im Quelltext genannten gemeinsamen Anteil von 78 Prozent. Selbst wenn es 2025 kurzfristig zu einer Handelsentspannung kam, wurden Exportrestriktionen laut Darstellung Ende 2025 und im März 2026 wieder verschärft – mit Fokus auf Werkzeuge für 7-Nanometer-Prozesse und darunter. Das bedeutet: Selbst wenn Huawei die Architektur glaubhaft erklärt, bleibt die Frage, wie schnell ein entsprechendes Qualitätsniveau in Sign-off- und Verifikationsprozessen erreichbar ist. In Analysen wird deshalb häufig betont, dass die Toolchain weniger sichtbar, aber für die Lieferfähigkeit im Massenmaßstab ebenso entscheidend ist wie die physische Fertigung.
Am Markt kommt noch ein zweites Standbein hinzu: Huawei verknüpft die Chip-Philosophie eng mit seiner KI-Infrastrukturstrategie. Auf der Inspire-2026-Konferenz in Shanghai stellte Huawei Cloud den „Agentic Infra“-Stack vor, flankiert durch einen „AICS-Compute-Service“, der Cluster mit bis zu 100.000 Beschleunigerkarten unterstützen soll. Für die Kommunikationswirkung nennt Huawei dabei 200 EFLOPS Leistung sowie eine Latenz unter 10 Millisekunden – Kennzahlen, die insbesondere für agentische KI-Workflows relevant sind, bei denen häufige Interaktionen zwischen Modellen, Tools und Datenquellen auftreten. Solche Anforderungen sind für Enterprise-Kunden wichtig, weil sie Skalierung nicht nur an FLOPS, sondern an Ende-zu-Ende-Reaktionszeiten koppeln.
Darüber hinaus soll die eigene Verbindungstechnologie und die Unterstützung durch „ModelArtsNext“ die Inferenzkosten um 20 Prozent senken. Als Partner werden u. a. DeepSeek, Zhipu AI und MiniMax genannt, die die Infrastruktur bereits einsetzen sollen. Für Unternehmen ist die technische Vergleichsfrage naheliegend: Während klassische KI-Deployments oft stark auf generalisierte Cloud-Ressourcen setzen, positioniert Huawei das Paket als stärker integriertes System aus Infrastruktur und Beschleuniger-Strategie. Gleichzeitig prüft Huawei den Einsatz seiner Ascend-AI-Chips, namentlich des Ascend 950PR, der laut Darstellung seit März 2026 in China kommerziell verfügbar ist, konkret mit Blick auf den lateinamerikanischen Markt. Das ist ein Hinweis darauf, dass die Chiparchitektur nicht isoliert gedacht wird, sondern als Bestandteil einer umfassenden Plattformstrategie.
Der zukünftige Effekt hängt jedoch an drei praktischen Engpässen: Erstens muss LogicFolding in der Fertigung zuverlässig funktionieren, ohne dass neue Hotspots, Yield-Probleme oder Interconnect-Limitierungen den Vorteil wieder aufzehren. Zweitens muss die chinesische EDA-Kette nicht nur entwerfen, sondern Timing- und Verifikationsgüte liefern, die mit etablierten Workflows vergleichbar ist. Drittens schließlich entscheidet die Marktakzeptanz darüber, wie schnell Kunden 3D-IC-Designs als „Standardweg“ betrachten. Regulierung und Datenschutz spielen dabei indirekt mit hinein: Wenn KI-Workloads in einer stärker regionalisierten Infrastruktur laufen, steigen Anforderungen an Betriebs- und Datenhoheit, etwa bei Standortwahl und Zugriffskontrollen. In der Praxis werden Unternehmen daher besonders auf Auditierbarkeit, Monitoring und sichere Tenant-Trennung achten müssen.
Für die Roadmap lässt sich aus dem genannten Zeitplan eine klare Erwartung ableiten: Wenn der Kirin 9020 tatsächlich im Herbst 2026 in den kommerziellen Einsatz geht, wird die nächste Phase weniger theoretisch, sondern stärker operational. Die 2031-Zielsetzung wirkt zwar wie ein Fernziel, kann aber bei erfolgreicher Tool- und Fertigungsreife in Etappen erreichbar werden. Konkret eröffnen sich für Entwickler Chancen rund um neue Design-Pipelines, die vertikale Architekturentscheidungen bereits früh im Zyklus berücksichtigen, sowie für Anbieter von Test-, Observability- und Security-Layern, die in komplexeren IC- und KI-Stacks unverzichtbar sind. Branchenbeobachter dürften vor allem prüfen, ob die Kombination aus Tau Scaling, 3D-IC-EDA und agentischer KI-Infrastruktur die Abhängigkeit von EUV und westlichen Toolketten tatsächlich messbar reduziert.
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