DRESDEN / LEUVEN / GRAZ / LONDON (IT BOLTWISE) – Forschende und Industriepartner treiben Chiplet-Verbindungen mit deutlich höheren Präzisionsanforderungen voran: Hybridbonding auf 200 nm Pitch und ein Post-Bond-Overlay unter 40 nm markieren den nächsten Schritt zu engeren Logik- und Speicherschichten. Gleichzeitig rückt eine quasi-monolithische Integration auf Wafer-Ebene in den Fokus, weil sie die Vorteile modularer Designs mit der Dichte klassischer Einzelchips kombinieren soll. Für KI-Prozessoren und Hochleistungsrechner bedeutet das vor allem: kürzere Signalwege, bessere Ausbeute-Pfade und mehr Spielraum für True-3D-Ansätze wie LogicFolding. Wie sich diese Wafer-Level-Techniken bis in die Serienproduktion übertragen lassen, entscheidet darüber, welche Anbieter mittelfristig bei Rechenzentrums-Workloads die Nase vorn haben.
Die Diskussion um KI-Chips verlagert sich gerade spürbar von der reinen Architektur hin zur Fertigungsrealität: Wie präzise Bausteine auf Wafer-Ebene ausgerichtet, verbunden und anschließend in ein System überführt werden, entscheidet zunehmend über Performance, Yield und Zuverlässigkeit. Chiplets gelten dabei als Schlüssel, weil sie Spezialisierung erlauben und komplexe SoCs in überschaubare Baugruppen aufteilen. Wenn sich jedoch die Toleranzen im Packaging nicht mitentwickeln, bleibt der erwartete Vorteil aus. Genau hier setzen die jüngsten Ergebnisse aus mehreren Forschungslinien an, die Wafer-Bonding und vertikale Integration mit messbar engeren Abständen vorantreiben.
Ein zentrales Beispiel liefert das Fraunhofer IPMS im EU-Projekt APECS: Die Forschenden demonstrierten eine quasi-monolithische Integration (QMI) auf Wafer-Ebene. Das Verfahren nutzt Vertiefungen im Silizium-Wafer, sogenannte Pockets, in die Chiplets eingebettet werden. Nach dem Einebnen der Oberfläche können die Komponenten anschließend mit deutlich höherer Verbindungsdichte gekoppelt werden als in klassischen Packaging-Ansätzen, bei denen Bausteine eher gröber skaliert werden. Technisch ist der Reiz offensichtlich: kürzere Signalwege, weniger parasitäre Effekte und eine Struktur, die sich besser für hochintegrierte KI-Systeme und intelligente Transceiver eignet.
Parallel verschiebt sich die Aufmerksamkeit auf Hybridbonding, weil es als Brücke zwischen Skalierbarkeit und Präzision gilt. Im Mai 2026 präsentierten Imec und die EV Group auf der ECTC ein Wafer-zu-Wafer-Hybridbonding mit einem Pitch von lediglich 200 Nanometern auf 300-mm-Wafern. Entscheidend ist dabei nicht nur der Pitch-Wert, sondern auch die erreichte Ausrichtungsqualität: Das Post-Bond-Overlay blieb unter 40 Nanometern, was Branchenbeobachtern zufolge einen Bestwert darstellt. Für die nächste Integrationsstufe wird dadurch die Grundlage geschaffen, Logik-zu-Logik- oder Speicher-zu-Logik-Schichten enger als in zweidimensionalen Planungsansätzen zu stapeln – oft unter dem Stichwort „CMOS 2.0“ diskutiert.
Damit geraten auch neue Modelle ins Spiel, weil die steigende Komplexität längst nicht mehr nur durch Transistor-Miniaturisierung kompensiert werden kann. Im Umfeld der Chiplet-Integration wird deshalb verstärkt über „Tau-Skalierung“ gesprochen, also eine Alternative zum klassischen Mooreschen Gesetz: Nicht allein die Zeitskalierung der Bauelemente soll optimiert werden, sondern die Architektur über die Zeitdimension hinweg sowie die vertikale Kopplung. Für die Implementierung dieser Idee wird LogicFolding als wichtiger Kandidat genannt. Ein EDA-Prototyp, der Multilayer-Chips als durchgehende vertikale Strukturen optimiert, zielt darauf ab, interne Drahtlängen zu verkürzen – frühe Tests deuten auf bis zu 30 Prozent Potenzial hin. Wenn solche Tools bis 2026 in Designs einziehen, könnten echte True-3D-Strukturen schneller marktreif werden.
Auf der Wettbewerbsseite zeigen sich bereits sichtbare Signale, dass die Wafer-Level-Integration nicht im Labor bleibt. Broadcom und FuriosaAI arbeiten gemeinsam an einem Inferenzbeschleuniger der dritten Generation, der auf einem 2-Nanometer-Prozess basiert und Broadcoms 3,5D-Packaging-Technologie nutzt. Der Fokus liegt auf skalierbarer Performance in Rechenzentren und kombiniert den Beschleuniger eng mit Hochleistungsspeichern wie HBM4. Diese Art von Roadmap wirkt wie ein Kontrast zu traditionellen Packaging-Generationen: Während frühere Ansätze Leistung oft durch mehr Fläche oder mehr Takt erkauften, wird hier die Verbindungstechnik selbst zum Engpass und damit zum Differenzierungsfaktor. Branchenanalysten betonen deshalb, dass sich Wettbewerbsvorteile zunehmend entlang der Fertigungskette – nicht nur entlang des Chipdesigns – bilden.
Für europäische Anbieter heißt das auch: Die Lieferketten müssen ihre Kapazitäten so umbauen, dass Wafer- oder Panel-basierte Prozesse effizient in Serienumfänge übergehen. Der Dienstleister ASE kündigte für Mai 2026 eine automatisierte Produktionslinie für Panel-Level-Packaging im Format 310 mal 310 Millimeter an, inklusive Umschaltung von runden Wafern auf rechteckige Panels. Dieses Format vergrößert die verfügbare Nutzfläche und kann die Integration von KI-Chiplets effizienter machen, wenn Defektraten und Handling-Strategien passend abgestimmt sind. Laut Planung soll die Serienproduktion in der ersten Hälfte 2027 starten. Genau in dieser Phase entstehen häufig die größten Risiken: Anlagen-Integration, Prozessfenster-Stabilität und Teststrategien müssen zusammenpassen, sonst bleibt der Yield-Ausgleich aus.
Um heterogene Integration auf Systemebene geht es auch im europäischen Rahmenprojekt Moore4Power, das unter Koordination von Infineon startet. Mit 91 Millionen Euro Förderung und Partnern aus 15 Ländern adressiert das Vorhaben die Verbindung unterschiedlicher Materialien – etwa Silizium, Siliziumkarbid und Galliumnitrid – nicht nur als einzelne Bauteile, sondern als zusammengesetzte Systeme. Zielanwendungen reichen von E-Mobilität bis Bahntechnik, wobei Wirkungsgrade von bis zu 99 Prozent in Aussicht gestellt werden. In der Logik dahinter liegt eine Parallele zur Chiplet-Welt: Material- und Prozessgrenzen werden zur Systemfrage, und die Qualität der Schnittstellen entscheidet über die Leistungsfähigkeit. Für KI-Rechenzentren bedeutet das indirekt, dass sich Werkstoff- und Fertigungswissen zunehmend gegenseitig befruchten.
Schließlich zeigt die europäische Prozessorlandschaft, dass die Integrationsthemen auch auf der Systemebene ankommen: Mitte Mai 2026 wurde der erste Rhea1-Prozessor des Herstellers SiPearl erfolgreich in Betrieb genommen. Das System verfügt über 80 Kerne und setzt auf HBM2e-Speicher; erste Auslieferungen für Supercomputer werden gegen Ende 2026 erwartet. Solche Plattformen profitieren besonders, wenn Packaging und Speicheranbindung weniger Latenz und weniger Signalverluste verursachen. Aus Enterprise-Sicht ist zudem die Security- und Compliance-Schicht nicht zu unterschätzen: Je näher Datenverarbeitung an spezialisierte Beschleuniger rückt, desto relevanter werden vertrauenswürdige Lieferketten, eine saubere Systemintegritätsprüfung im Test sowie robuste Schutzmechanismen gegen Produktions- und Konfigurationsfehler. Der nächste Schritt wird daher weniger „nur“ ein technologischer Sprung sein, sondern ein Zusammenspiel aus Prozesskontrolle, Tooling wie LogicFolding und klaren Test-/Audit-Mechanismen, damit die Integration in kritischen Umgebungen zuverlässig funktioniert.
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