SANTA CLARA / LONDON (IT BOLTWISE) – Kioxia und Sandisk haben auf der FMS 2026 den BiCS10 QLC-NAND vorgestellt und dabei neue Rekorde bei Schichtzahl und Transferrate gesetzt. Der Chip bringt 332 aktive Schichten und eine Flächendichte von über 37 Gb/mm², was gegenüber der achten Generation bis zu 60% mehr Dichte bedeuten soll. Erstmals erreicht ein QLC-Produkt eine Schnittstellengeschwindigkeit von 4.800 MT/s, unter anderem dank Toggle DDR6.0 und SCA. Ergänzend wurde eine PI-LTT-Technologie gezeigt, die auf Energieeffizienz und Wärmemanagement in dicht gepackten Umgebungen zielt.
Die Fortschritte im NAND-Flash wirken auf den ersten Blick wie eine reine Fortschreibung der Skalierung. Bei der aktuellen zehnten Generation von Kioxia und Sandisk steht jedoch mehr auf dem Spiel: Mit BiCS10 QLC-NAND versuchen beide Hersteller, die Lücke zwischen wachsendem Datendurchsatz und den gleichzeitig steigenden Anforderungen aus KI-Workloads zu schließen. Auf der FMS 2026 in Santa Clara präsentierten sie den Chip mit 332 aktiven Schichten und stellten dabei nicht nur Dichte, sondern auch Tempo in den Vordergrund. Das Timing ist dabei auffällig, denn im KI-Betrieb entscheidet der Massenspeicher zunehmend über den Takt, mit dem Daten vom Host in den Inferenz- und Trainings-Workflow gelangen.
Technisch wird der Dichtegewinn über eine höhere Schichtanzahl und eine optimierte Zellarchitektur adressiert. Die Flächendichte liegt den Angaben zufolge bei über 37 Gb/mm², was den Sprung gegenüber der achten Generation auf bis zu 60% beziffert. Parallel nennen die Hersteller bzw. die dazu eingeordnete Branchenkommunikation für einen einzelnen Chip rund 1,33 Terabit Kapazität, auch wenn belastbare, finale Zahlen in der Praxis häufig erst mit den Serienparametern und der weiteren Produktisierung feststehen. Entscheidend ist: QLC speichert vier Bits pro Zelle, und genau deshalb sind bei der dichten Packung Robustheit und Datenzugriffszeiten besonders anspruchsvoll. Wenn QLC gleichzeitig hohe Übertragungsraten liefern soll, verschiebt sich der Schwerpunkt vom reinen „mehr Bits pro Fläche“ hin zum Zusammenspiel aus Interface, Timing und interner Auslese- bzw. Programmlogik.
Beim Tempo setzen die Hersteller deshalb sehr klar auf eine modernisierte Schnittstellen- und Taktsynchronisation. Erstmals erreicht ein QLC-Produkt eine Schnittstellengeschwindigkeit von 4.800 MT/s. Dazu kommen laut Präsentation neue Technologien wie Toggle DDR6.0 und SCA (Sampled Clock Architecture) zum Einsatz, die Engpässe bei Hochgeschwindigkeitsübertragungen reduzieren sollen. Praktisch bedeutet das: Eine höhere MT/s-Rate allein reicht nicht, wenn der Takt im System nicht sauber „abgetastet“ und in stabile Datenfenster überführt wird. Toggle DDR6.0 zielt auf eine effizientere Übertragung bei doppelt nutzbaren Datenübergängen, während SCA die Clock-Sampling-Strategie anpasst, damit die Signale im Taktpfad weniger Zeit für Toleranzen verlieren. Für Rechenzentren ist das relevant, weil KI-Umgebungen häufig nicht durch reine Speicherkapazität begrenzt sind, sondern durch den effektiven Durchsatz bei wiederkehrendem Lesen, Schreiben und Metadatenzugriff.
Für den Dichte-Boost wird zudem eine gezielte Architekturmaßnahme hervorgehoben: die CBA-Architektur (CMOS Bonded to Array). Dabei trennen die Hersteller Speicherzellen und Peripherieschaltungen, optimieren diese getrennt und verbinden sie anschließend. Damit lässt sich die Bauweise kompakter halten, ohne jede Komponente im selben Layout „mitziehen“ zu müssen. Gerade Peripherie-Logik skaliert oft anders als die eigentlichen Speicherknoten; sie sitzt in derselben Fertigungsrealität, verursacht aber andere Engpässe bei Leitbahnen, Abschirmung und Signalwegen. Wenn man Speicher und Peripherie entkoppelt, können beide Blöcke näher an ihren jeweiligen Idealpunkt optimiert werden. Für KI-nahe Systeme ist das ein indirekter Hebel: Kompaktere Chips erlauben größere Speicherriegel oder effizientere Packungsdichten in Servern, was wiederum den Datenstrom vom Host zum Flash stabiler macht.
Auch Energie und Wärmemanagement werden im Kontext der neuen Dichte adressiert, denn Hochleistungs-SSDs und dicht gepackte Storage-Subsysteme können Strom- und Temperaturprofile stärker schwanken lassen. Dafür entwickelten die Partner die PI-LTT-Technologie (Power-Improvement Low-Temperature Technology), die auf effiziente Betriebsbedingungen abzielt. In großen Cloud- und KI-Rechenzentren sind Stromkosten und die Auslegung des thermischen Budgets zentrale Planungsgrößen, weil sie direkt die Kühlstrategie und damit auch Betriebskosten beeinflussen. Wenn Speicherchips in Lastspitzen schneller anspringen oder unter bestimmten Temperaturbereichen effizienter arbeiten, kann das die Systemdimensionierung entlasten. Das ist bei KI-Inferenz besonders wichtig, weil der Traffic häufig „bursty“ ist: kurze, intensive Phasen wechseln sich mit wiederkehrenden Lesezugriffen auf Caches und Modellartefakte ab.
Der zweite Tag der Präsentationen ordnete die Hardware dann stärker in den KI-Datenzyklus ein. Am 5. August zeigten Kioxia und Sandisk, wie die Speicher-Hardware in den Pfad für KI-Inferenz passt, darunter mit High Bandwidth Flash (HBF) als Ausrichtung. Für die kommenden Enterprise-SSDs wurden zudem Unterstützung für den PCIe-Gen-6-Standard sowie das E3.S-Format angekündigt. Diese Kombination ist vor allem für Key-Value-Cache-Workloads interessant, also für Szenarien, in denen viele kleine Zugriffe auf zusammengehörige Datenstrukturen erfolgen und der effektive Latenz- und Durchsatzmix entscheidend wird. Damit verschiebt sich die Bewertung von „Speicher“ hin zu einem Systembaustein, der nicht nur Kapazität liefert, sondern auch die Laufzeiten von KI-Frameworks in Produktion mitbestimmt.
In Summe spiegelt der Schritt zu 332 Schichten und den höheren Schnittstellentakten einen breiteren Branchentrend wider: Hersteller setzen stärker auf spezialisierte Hardware, um den Datenbedarf großer KI-Modelle in Training und Betrieb zu bedienen. Für Unternehmen heißt das konkret, dass sich die Speicherstrategie nicht mehr ausschließlich an Preis pro Gigabyte orientieren sollte. Wer KI-Systeme betreibt, muss zunehmend betrachten, wie sich die Mischung aus Schnittstelle, Cache-Mechanik, Temperaturverhalten und Zugriffsmustern in reale Workloads übersetzt. BiCS10 QLC-NAND adressiert genau diese Frage über mehrere Stellschrauben gleichzeitig: Dichte für Skalierung, 4.800 MT/s für den Durchsatz am Interface und eine Architektur, die Peripherie und Speicherzellen effizienter zusammensetzt. Ob sich das in der Praxis als konsistent hoher Durchsatz bei gleichbleibender Zuverlässigkeit in Enterprise-Setups zeigt, wird sich dann vor allem daran entscheiden, wie die Hersteller die Plattform-Integration für PCIe-Gen-6 und E3.S in Seriengeräten umsetzen.
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